wujian100_open的FPGA实现——如何用vivado生成wujian100_open的比特流文件-阿里云开发者社区

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wujian100_open的FPGA实现——如何用vivado生成wujian100_open的比特流文件

简介: 本文介绍 如何用vivado生成wujian100_open的比特流文件

上次我们用开源EDA工具iverilog在Linux系统上成功仿真了wujian100_open,那么这次我们将使用Xilinx的FPGA开发工具vivado综合和实现wujian100,并最终生成可以直接下载到FPGA里的比特流文件。

不过这次我们不用Linux系统了,因为我之前已经在Windows系统上安装了Vivado 2018.3,没在Linux上装vivado,vivado这个软件也挺庞大的,下载安装有点儿麻烦,而且我也没在Linux上装别的综合工具(比如官方推荐的Synplify),所以我就直接在Windows系统上用vivado实现吧。

确定工程所用文件

因为官方是用在Linux系统上用Synplify + Vivado生成比特流的,我们要在Windows系统上实现的话,就不能直接用官方的脚本文件啊啥的了,那么我们第一步就是要搞清楚,工程要用到哪些文件。我们打开synplify目录下的“wujian100_open_200t_3b.prj”文件,看看Synplify工程的建立细节。

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好了,工程所用的源文件我们现在知道了,到时候用vivado创建工程的时候再对照着添进去就行了。注意,添加的时候要仔细看好,不要不要添错了哦,别一股脑地 全选,添加。

这里注意一下“wujian100_open_200t_3b.prj”文件下面的内容。

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红色框框的那里是时序约束文件,“wujian100_open-masterfpgaxdcXC7A200T3B.xdc”这个约束文件只是管脚约束,到时候我们还要把红色框框那个文件里的时序约束内容添到“XC7A200T3B.xdc”里。蓝色框框里的是包含文件,添源文件时别忘记把“soc/param”里的包含文件也添进去。绿色框框里是器件信息,到时候建立工程时选器件要用上。

然后我们来看一下“wujian100_open.sdc”这个约束文件里有什么内容。

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# Clocks
#top
define_clock   {n:PIN_EHS} -name PIN_EHS  -freq 20 -clockgroup clkgroup_2
define_clock   {n:PAD_JTAG_TCLK} -name PAD_JTAG_TCLK  -freq 2 -clockgroup clkgroup_3
define_clock   {n:x_aou_top.x_rtc0_sec_top.x_rtc_aou_top.x_rtc_clk_div.i_rtc_ext_clk} -name I_RTC_EXT_CLK -freq 1 -clockgroup clkgroup_4
define_clock   {n:x_aou_top.x_rtc0_sec_top.x_rtc_aou_top.x_rtc_clk_div.rtc_clk_div} -name RTC_CLK_DIV -freq 0.5 -clockgroup clkgroup_4
#pwm
define_clock   {n:x_pdu_top.x_sub_apb0_top.x_pwm_sec_top.x_pwm.x_pwm_ctrl.clkdiv} -name CLKDIV  -freq 5 -clockgroup clkgroup_2
#

这个约束文件的内容描述了 五个时钟:PIN_EHS、PAD_JTAG_TCLK、I_RTC_EXT_CLK、RTC_CLK_DIV 和 CLKDIV,三个时钟组:clkgroup_2、clkgroup_3 和 clkgroup_4 。

好的,我们把这些约束转化为xdc文件的语法,写入到“XC7A200T3B.xdc”里。向“XC7A200T3B.xdc”中加入以下语句:

create_clock -period 50.00 -name PIN_EHS [get_ports PIN_EHS]
create_clock -period 500.00 -name PAD_JTAG_TCLK [get_ports PAD_JTAG_TCLK]
create_clock -period 1000.00 -name I_RTC_EXT_CLK [get_cells x_aou_top/x_rtc0_sec_top/x_rtc_aou_top/x_rtc_clk_div/i_rtc_ext_clk]
create_clock -period 2000.00 -name RTC_CLK_DIV [get_cells x_aou_top/x_rtc0_sec_top/x_rtc_aou_top/x_rtc_clk_div/rtc_clk_div]
create_clock -period 200.00 -name CLKDIV [get_cells x_pdu_top/x_sub_apb0_top/x_pwm_sec_top/x_pwm/x_pwm_ctrl/clkdiv]

set_clock_groups -name clkgroup_2 -asynchronous -group [get_clocks PIN_EHS] -group [get_clocks CLKDIV]
set_clock_groups -name clkgroup_3 -asynchronous -group [get_clocks PAD_JTAG_TCLK]
set_clock_groups -name clkgroup_4 -asynchronous -group [get_clocks I_RTC_EXT_CLK]  -group [get_clocks RTC_CLK_DIV]

完了之后,再把下面图片中的红色框框中的“_c”给删掉(看了群友的博文,说不然后面会报错,本着不给自己找麻烦的原则,咱也删了嘻嘻……)。然后保存。

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好的我们现在可以打开vivado,建立工程了。

用建立Vivado工程并综合实现

打开vivado,点击左侧的“create project”建立工程。

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选“RTL Project”。image.png

点击“Add Files”添加源文件,选择准备好的源文件。完了之后红框框里的全给勾上。
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点击“Add Files”添加约束文件,选择准备好的约束文件。
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器件选择“XC7A200TFBG484-2L”。
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然后工程创建成功之后会自动打开。工程打开后,在“Sources”窗口中,切换到“Compile Order”,在“Design Sources”下找到“wujian100_open_fpga_top.v”,右键点击它,然后在弹出的菜单中点击“Move to Top”这个选项,调整综合顺序。
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然后我们就可以开始综合实现了。点击“Run Implementation”,进行综合实现。
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然后,我们等待它完成。

根据综合实现结果更改约束文件重新综合实现

综合实现完成之后,我们看一下结果如何。
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我们看到WHS为负,保持时间不满足。我们双击查看详细的实现报告。

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点击红色框框的数字,查看时序违例的具体路径。

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双击违例路径“Path 31”查看详细情况。

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我们看到时钟路径和数据路径的终点都是同一个元件。我们再右键点击“Path 31”,选择“Schematic”,打开这条路径的电路原理图。

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再双击器件的时钟端口C(红色框框处),查看器件时钟的连接。

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我们可以看到器件的时钟端口C和数据端口D是连在一起的,导致这一条路径不满足保持时间要求。要把这条“奇怪的路径”设为时序例外,静态时序分析时跳过这条路径。

此外,我们看一下实现后有哪些“warning”。

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有三个时钟无法创建,找不到对应的端口(我之前在实现的时候也有这个报错,我到电路原理图上一层层找,也没有找到对应的cell)。我不太清除是我的语法错误还是其他原因,无法创建这三个时钟,那就只留下主时钟和边界扫描时钟吧,那三个时钟就不创建了。

所以我们修改“XC7A200T3B.xdc”文件,去掉那三个时钟,增加一条伪路径,修改一下时钟组。增加伪路径的语句如下:

set_false_path -from [get_ports PIN_EHS] -to [get_pins x_cpu_top/CPU/x_cr_tcipif_top/x_cr_coretim_top/refclk_ff1_reg/D]

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保存.xdc文件后,点击“Run Implementation”,重新进行综合实现。

又是一番等待之后(论有一台好电脑的重要性!),Implementation终终终于Complete了。我们来看看结果如何。

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好了,这次成功了。

生成比特流文件

实现成功之后,我们可以生成比特流文件了。

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等待一会儿之后,成功生成比特流文件。

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把比特流文件下载到FPGA上

有了比特流文件之后呢,就可以连接FPGA开发板,把比特流文件下载到FPGA上,这样,你设计的电路就真正实现在FPGA(硬件)上了,然后你就可以在FPGA上运行、验证你所设计的的电路啦~~

不过我手上没有开发板,这一步就做不了了~

终于肝完了,啥也不懂的小白 + 慢的一匹的电脑 + 又傻又轴的死脑筋 = 肝……不过虽然这样,这次对“约束”特别是“时序约束”有了更深一步的了解,之前对约束尤其是时序约束一窍不通,全靠别人写好的约束续命,碰到时序违例更是不知所措,这次查了很多资料,终于了解了一点点,以后再做东西会比之前好很多。总之,这次收获还是不少的,肝就肝了吧。

最后,一如既往地欢迎大家拍砖哦~~

文章来源:芯片开放社区
文章链接:https://occ.t-head.cn/community/post/detail?spm=a2cl5.14300636.0.0.1b87180flWxVN5&id=654091577878118400

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