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基于FPGA的64QAM基带通信系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
本文介绍了基于FPGA的64QAM调制解调通信系统的设计与实现，包括信号生成、调制、解调和误码率测试。系统在Vivado 2019.2中进行了仿真，通过设置不同SNR值（15、20、25）验证了系统的性能，并展示了相应的星座图。核心程序使用Verilog语言编写，加入了信道噪声模块和误码率统计功能，提升了仿真效率。
基于三帧差算法的运动目标检测系统FPGA实现,包含testbench和MATLAB辅助验证程序
本项目展示了基于FPGA与MATLAB实现的三帧差算法运动目标检测。使用Vivado 2019.2和MATLAB 2022a开发环境，通过对比连续三帧图像的像素值变化，有效识别运动区域。项目包括完整无水印的运行效果预览、详细中文注释的代码及操作步骤视频，适合学习和研究。
基于FPGA的16QAM基带通信系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
本项目基于FPGA实现16QAM调制解调通信系统，使用Verilog语言编写，包括信道模块、误码率统计模块。通过设置不同SNR值（如8dB、12dB、16dB），仿真测试系统的误码性能。项目提供了完整的RTL结构图及操作视频，便于理解和操作。核心程序实现了信号的生成、调制、信道传输、解调及误码统计等功能。
基于FPGA的16PSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
### 简介
本项目采用VIVADO 2019.2进行了十六进制相位移键控（16PSK）算法仿真，结果显示，在SNR=30dB时效果为Tttttttttttttt12，在SNR=20dB时效果为Tttttttttttttt34。系统RTL结构如Tttttttttttttt555555所示。16PSK是一种高效的相位调制技术，能在每个符号时间内传输4比特信息，适用于高速数据传输。其工作原理包括将比特流映射到16个相位状态之一（Tttttttttttttt777777），并通过匹配滤波和决策进行解调。具体Verilog核心程序见完整代码。
电子信息类专业技术学习及比赛路线总结（大一到大三）
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基于FPGA的8PSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
本系统在原有的8PSK调制解调基础上，新增了高斯信道与误码率统计模块，验证了不同SNR条件下的8PSK性能。VIVADO2019.2仿真结果显示，在SNR分别为30dB、15dB和10dB时，系统表现出不同的误码率和星座图分布。8PSK作为一种高效的相位调制技术，广泛应用于无线通信中。FPGA凭借其高度灵活性和并行处理能力，成为实现此类复杂算法的理想平台。系统RTL结构展示了各模块间的连接与协同工作。
阿里云服务器计算架构X86/ARM/GPU/FPGA/ASIC/裸金属/超级计算集群有啥区别？
阿里云服务器ECS提供了多种计算架构，包括X86、ARM、GPU/FPGA/ASIC、弹性裸金属服务器及超级计算集群。X86架构常见且通用，适合大多数应用场景；ARM架构具备低功耗优势，适用于长期运行环境；GPU/FPGA/ASIC则针对深度学习、科学计算、视频处理等高性能需求；弹性裸金属服务器与超级计算集群则分别提供物理机级别的性能和高速RDMA互联，满足高性能计算和大规模训练需求。
基于FPGA的2ASK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
本项目基于Vivado 2019.2实现了2ASK调制解调系统，新增高斯信道及误码率统计模块，验证了不同SNR条件下的ASK误码表现。2ASK通过改变载波振幅传输二进制信号，其调制解调过程包括系统设计、Verilog编码、仿真测试及FPGA实现，需考虑实时性与并行性，并利用FPGA资源优化非线性操作。
基于颜色模型和边缘检测的火焰识别FPGA实现,包含testbench和matlab验证程序
本项目展示了基于FPGA的火焰识别算法，可在多种应用场景中实时检测火焰。通过颜色模型与边缘检测技术，结合HSV和YCbCr颜色空间，高效提取火焰特征。使用Vivado 2019.2和Matlab 2022a实现算法，并提供仿真结果与测试样本。FPGA平台充分发挥并行处理优势，实现低延迟高吞吐量的火焰检测。项目包含完整代码及操作视频说明。
基于FPGA的QPSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR
该系统在原有的QPSK调制解调基础上，新增了高斯信道和误码率统计模块，验证了不同SNR条件下的QPSK误码性能。系统包括数据生成、QPSK调制与解调等模块，使用Vivado 2019.2进行仿真，展示了SNR分别为15dB、10dB、5dB和1dB时的误码情况。系统采用Verilog语言实现，具有高效、可靠的特点。
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