Achronix发布Speedcore eFPGA 业界首款嵌入式FPGA诞生

简介:

近来围绕FPGA(Field-Programmable Gate Array,现场可编程门阵列)的技术话题火了起来,英特尔的高管曾表示,到2020年将有1/3的数据中心会采用FPGA芯片,所以也就有了英特尔去年斥167亿美元收购FPGA的大厂Altera的事件。之后,IBM也牵头成立了第二代分布式计算联盟,联盟中包括FPGA的巨头赛灵思(Xilinx),并发布了CAPI+FPGA的方案。

大厂们纷纷围绕FPGA布局当然有其用意,FPGA将改变数据中心CPU使用率是一个大概率事件,要知道微软已经悄悄地在自家云端数据中心引入FPGA,用于Azure云和Bing搜索等服务。

可以说,FPGA孕育的机会和变化巨大。Achronix是一家私有的、采用无晶圆厂模式的半导体公司,虽然不能和赛灵思、Altera的体量相提并论,但却是一家专注于FPGA技术的公司,并且营收成倍数增长。近日,它发布了FPGA领域的大动作,第一次在业界推出嵌入式FPGA(embedded FPGA ,eFPGA)产品,Achronix称之为Speedcore。和独立的FPGA芯片相比,嵌入式FPGA功耗更低、成本更低、互联网延迟更低、带宽增加。

Achronix发布Speedcore eFPGA 业界首款嵌入式FPGA诞生

Achronix Semiconductor董事长兼首席执行官Robert Blake

其实之前就有消息称,英特尔将在今年晚些时候推出内置FPGA的至强处理器,不过显然Achronix抢先了一步。Achronix Semiconductor董事长兼首席执行官Robert Blake近日到访中国,他表示,“Achronix发布Speedcore eFPGA技术,是首款向客户出货的eFPGA IP产品,该产品从今日起开始出货,并且已经有客户开始应用集成到其系统级芯片中。”

“Achronix曾是第一家提供带有嵌入式系统级别IP的高密度FPGA的供应商。我们正在使用相同的、经过验证的技术向客户提供我们的eFPGA产品,这些客户都希望将ASIC设计的各种高效能和eFPGA可编程硬件加速器的灵活性结合在同一款芯片中。”Robert Blake说。

Speedcore eFPGA可为用于高性能通信与计算应用的SoC提供加速。Achronix资料显示,与独立FPGA相比,Speedcore eFPGA具备成本降低90%,功耗降低50%,带宽提升10倍以及延迟降低至1/10等优点。

Achronix发布Speedcore eFPGA 业界首款嵌入式FPGA诞生

Robert Blake指出,早期的FPGA的主要用途用于更好的设计ASIC,它起到连接的作用,现在随着半导体工艺的发展,FPGA更快、规模更大、成本更低,成为最佳的硬件加速器方案。对于低至中容量应用,独立的FPGA芯片是一种方便且实际的解决方案;然而,对于高容量应用,独立FPGA是最佳解决方案。

Achronix 花了三年时间去研发独立FPGA产品和技术,Robert Blake称这是一项技术门槛特别高的领域方向,他解释了Speedcore eFPGA的特点和优势。Speedcore以内部连线方式直接连接至SoC,从而省去了在外置独立FPGA中可见的大型可编程输入输出缓冲(IO buffer)。Speedcore通过一个超宽的并行接口连接至ASIC,而独立的FPGA通常通过一个高延迟的串行器/解串器(SerDes)架构进行连接,Speedcore IP 的接口延迟更低、性能更高。因为省去了可编程输入输出缓冲(IO buffer)架构,Speedcore的芯片面积比独立的FPGA小得多。

Achronix发布Speedcore eFPGA 业界首款嵌入式FPGA诞生

所以说,嵌入式FPGA对于预处理和卸载来自多核CPU和SoC的数据,从而提升计算性能的效果更理想。Robert Blake对比了赛灵思和Altera的独立FPGA芯片,Speedcore eFPGA的总接口带宽和延迟等参数优势明显。

此外,Speedcore eFPGA产品使用了Achronix成熟的、经过验证的ACE软件设计工具。客户可以立即用它来编译其设计,以在性能、资源使用和编译时间等方面评估Speedcore IP。

Robert Blake指出,多家开发SoC的大型公司已经建立了完整的设计集成和验证技术,未来Speedcore eFPGA将广泛应用于HPC、软件定义网络、无线等硬件性能加速中,现在看起来,嵌入式FPGA至少有10亿美元的市场容量。


原文发布时间为:2016年10月12日

本文作者:陈广成 

本文来自云栖社区合作伙伴至顶网,了解相关信息可以关注至顶网。

相关文章
|
机器学习/深度学习 人工智能 算法
|
3天前
|
机器学习/深度学习 算法 异构计算
m基于FPGA的多通道FIR滤波器verilog实现,包含testbench测试文件
本文介绍了使用VIVADO 2019.2仿真的多通道FIR滤波器设计。展示了系统RTL结构图,并简述了FIR滤波器的基本理论,包括单通道和多通道的概念、常见结构及设计方法,如窗函数法、频率采样法、优化算法和机器学习方法。此外,还提供了Verilog核心程序代码,用于实现4通道滤波器模块,包含时钟、复位信号及输入输出接口的定义。
19 7
|
2月前
|
算法 异构计算
基于FPGA的ECG信号滤波与心率计算verilog实现,包含testbench
基于FPGA的ECG信号滤波与心率计算verilog实现,包含testbench
|
1月前
|
算法 异构计算
m基于FPGA的电子钟verilog实现,可设置闹钟,包含testbench测试文件
该文介绍了基于FPGA的电子钟设计,利用Vivado2019.2平台进行开发并展示测试结果。电子钟设计采用Verilog硬件描述语言,核心包括振荡器、分频器和计数器。时间显示为2个十进制格式,闹钟功能通过存储器和比较器实现,当当前时间等于设定时间时触发。文中给出了Verilog核心程序示例,展示了时钟信号、设置信号及输出的交互。
27 2
|
3月前
|
算法 5G 数据处理
m基于FPGA的PPM光学脉位调制解调系统verilog实现,包含testbench
m基于FPGA的PPM光学脉位调制解调系统verilog实现,包含testbench
45 0
|
3月前
|
算法 异构计算 索引
m基于FPGA的Hamming汉明编译码verilog实现,包含testbench测试文件,不使用IP核
m基于FPGA的Hamming汉明编译码verilog实现,包含testbench测试文件,不使用IP核
42 1
|
5月前
|
算法 测试技术 开发工具
m基于FPGA的2ASK调制解调系统verilog实现,包含testbench测试文件
m基于FPGA的2ASK调制解调系统verilog实现,包含testbench测试文件
52 0
|
5月前
|
测试技术 异构计算
【FPGA基础入门实践】Verilog 基本项目操作逐步演示
【FPGA基础入门实践】Verilog 基本项目操作逐步演示
77 0