m基于FPGA的8ASK调制解调系统verilog实现,包含testbench测试文件

简介: m基于FPGA的8ASK调制解调系统verilog实现,包含testbench测试文件

1.算法仿真效果
本系统Vivado2019.2平台开发,测试结果如下:

774b6e15fd2c9cf63997bfda1283beeb_watermark,size_14,text_QDUxQ1RP5Y2a5a6i,color_FFFFFF,t_100,g_se,x_10,y_10,shadow_20,type_ZmFuZ3poZW5naGVpdGk=.jpg

rtl结构如下:

b27f88d8612115dc03a673ca78a2c40d_watermark,size_14,text_QDUxQ1RP5Y2a5a6i,color_FFFFFF,t_100,g_se,x_10,y_10,shadow_20,type_ZmFuZ3poZW5naGVpdGk=.jpg

2.算法涉及理论知识概要
8ASK(八进制振幅键控)是一种数字调制技术,它是ASK(振幅键控)的一种扩展形式。在8ASK中,信号的振幅被调制成八个不同的级别,每个级别代表三个二进制位的信息。因此,与2ASK和4ASK相比,8ASK能够更高的提高数据传输效率。

   在8ASK调制中,二进制数据首先被编码为八进制的数字,然后通过改变载波的振幅来传递这些信息。不同的振幅级别对应不同的八进制数字,从而实现数据的传输。解调过程中,通过检测接收信号的振幅级别,可以还原出原始的二进制数据。

8ASK调制的数学表达式可以表示为:

  s(t) = A[n] * cos(2πf_ct)

  其中,A[n] 是八个不同的振幅级别,它们与输入的三个二进制位对应;f_c 是载波的频率。这个公式描述了如何将二进制数据映射到不同的振幅级别,并通过余弦波进行调制。

  在解调过程中,通常使用包络检波方法来还原原始信号。包络检波器能够提取接收信号的幅度包络,并将其与预设的振幅级别进行比较,从而判决出相应的二进制数据。

三、FPGA实现过程

调制器设计:首先,在FPGA上设计8ASK调制器。该调制器接收三位二进制数据作为输入,根据输入的数据选择合适的振幅级别。然后,使用数字信号处理技术生成相应振幅的余弦波,并将其作为调制信号输出。
解调器设计:接下来,设计8ASK解调器。解调器接收经过信道传输的调制信号,首先进行信号放大和滤波等预处理操作。然后,通过包络检波方法提取接收信号的幅度包络。将幅度包络与预设的振幅级别进行比较,判决出最接近的级别,并将其转换为相应的三位二进制数据作为输出。
数字信号处理:在FPGA实现过程中,需要使用数字信号处理技术来生成调制信号和处理接收信号。这包括使用查找表(LUT)存储预计算的余弦波幅度值,以及使用数字滤波器进行信号滤波和整形等操作。
性能测试与优化:完成调制器和解调器的设计后,需要进行性能测试和优化。通过模拟输入不同的二进制数据,观察解调输出的正确性和误码率等指标。根据测试结果,可以对设计进行调整和优化,例如改变振幅级别的间隔、调整滤波器的参数等,以提高系统的性能。
3.Verilog核心程序
````timescale 1ns / 1ps
//

//

module test_8ASK;

reg i_clk;
reg i_rst;
reg[2:0]i_bits;
wire signed[15:0]o_8ask;
wire signed[31:0]o_de_8askf;
wire [2:0]o_bits;

ASK8 uut(
.i_clk(i_clk),
.i_rst(i_rst),
.i_bits(i_bits),
.o_8ask(o_8ask),
.o_de_8ask(),
.o_de_8askf(o_de_8askf),
.o_bits(o_bits)
);

initial
begin
i_clk = 1'b1;
i_rst = 1'b1;

#1000
i_rst = 1'b0;

end
initial
begin
i_bits= 3'b000;

#1024
i_bits= 3'b001;
#256
i_bits= 3'b010;
#512
i_bits= 3'b011;
#512
i_bits= 3'b100;
#512
i_bits= 3'b101;
#1024
i_bits= 3'b110;
#512
i_bits= 3'b111;
#256
i_bits= 3'b111;
#128
i_bits= 3'b100;
#128
i_bits= 3'b001;
repeat(100)
begin
#256
i_bits= 3'b000;
#2048
i_bits= 3'b001;
#2048
i_bits= 3'b010;
#2048
i_bits= 3'b011;
#2048
i_bits= 3'b100;
#2048
i_bits= 3'b101;
#1024
i_bits= 3'b110;
#1024
i_bits= 3'b111;
#1024
i_bits= 3'b010;
#512
i_bits= 3'b001;
#512
i_bits= 3'b011;
#512
i_bits= 3'b111;
#256
i_bits= 3'b101;
#256
i_bits= 3'b111;
#512
i_bits= 3'b100;
#256
i_bits= 3'b001;
#128
i_bits= 3'b001;

#128
i_bits= 3'b001;
#128
i_bits= 3'b110;
#1024
i_bits= 3'b010;
#512
i_bits= 3'b111;
#128
i_bits= 3'b001;
#256
i_bits= 3'b100;
#128
i_bits= 3'b110;
#256
i_bits= 3'b010;
end

end
always #1 i_clk=~i_clk;
endmodule
```

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