第3章 3.0组合逻辑电路的设计
本章我们学习组合逻辑电路的设计。本章以描述一个分层设计方法开始，其中，目标功能被分解为复杂性更低的更小块。这些小块可以被单独设计，然后连接在一起，形成最终的电路。我们将学习一些功能函数和对应的基本电路，它们在大型数字电路设计中很有用。这些基本、可重复使用的电路，我们称之为功能模块（functional block），分别能实现单变量函数、译码器、编码器、代码转换器和多路复用器。然后本章介绍一种特殊的执行算术运算的功能块，同时还将介绍由一系列组合单元组成的迭代电路的概念，并描述由迭代阵列设计的、用来执行加减运算的模块。这些算术电路的简化是由于使用了数字补码表示以及基于补码的运算。另外，我们还将介绍电路压缩，这可以实现由已有的模块设计出新的功能块。压缩技术包括已有模块输入值的固定和结果电路的简化。这些被压缩的电路可以实现一些操作，比如递增一个数、递减一个数或乘以一个常数。在第6章中，我们将用这些新型功能模块构建时序功能块。
本章所讲述的各种概念，普遍存在于本书第1章所提及的通用计算机的设计中。组合逻辑是各种数字电路部件的基础。处理器、存储器、I/O板卡采用多路复用器对数据进行筛选，它是一种重要的功能模块。译码器用于对挂接在输入总线上的各种板卡进行寻址与选择，也可以用于指令译码，决定处理器要完成的操作。编码器同样应用于各种部件，如键盘。这些功能模块被广泛使用，所以本章所叙述的概念适用于通用计算机的所有数字部件，包括存储器。在第1章开始部分介绍的通用计算机结构图中，处理器使用了加法器、加减法器以及其他一些算术电路。其他部件还广泛使用递增器和递减器，故本章涉及的概念贯穿了通用计算机的大部分组件。
