2.11 本章小结
与、或和非逻辑运算定义了称之为门的逻辑元件的输入/输出关系，利用这些门可以实现数字系统。根据这些运算我们定义了布尔代数，它为数字逻辑电路设计提供了一种处理布尔函数的工具。最小项和最大项的标准形式直接对应函数的真值表，这些标准形式可以被写成积之和与和之积的形式，每种形式对应两级门电路。在优化一个电路时两种成本均需要达到最小，即输入电路的文字的个数和电路中门的输入总数。二至四变量的卡诺图在优化小电路时是一种有效的替换代数处理的方式。这些图能够用来优化积之和式、和之积式以及带有无关项的非完全确定函数。
在最常用的逻辑系列中，并没有直接用基本逻辑元件来实现与、或基本运算。这些系列由与非门和或非门这样的基本门组成，并用来构建电路。我们还介绍了更复杂的基本门—异或门以及它的补，即异或非门，并讨论了它们的数学性质。
介绍了门的传播延迟。传播延迟决定整个数字电路的速度，因此是一个主要的设计约束。
最后，本章还对硬件描述语言做了一般性的介绍，并介绍了VHDL和Verilog两种语言。用组合电路对这两种语言的结构级和行为级的描述方法进行了讲解。
