芯动大师_社区达人页

2022年12月

• 12.08 20:37:33
  发表了文章 2022-12-08 20:37:33

  Linux 用户和用户组管理

  Linux系统是一个多用户多任务的分时操作系统，任何一个要使用系统资源的用户，都必须首先向系统管理员申请一个账号，然后以这个账号的身份进入系统。 用户的账号一方面可以帮助系统管理员对使用系统的用户进行跟踪，并控制他们对系统资源的访问；另一方面也可以帮助用户组织文件，并为用户提供安全性保护。 每个用户账号都拥有一个唯一的用户名和各自的口令。
• 12.07 21:08:16
  发表了文章 2022-12-07 21:08:16

  Linux 文件与目录管理

  Linux的目录结构为树状结构，最顶级的目录为根目录 /。 其他目录通过挂载可以将它们添加到树中，通过解除挂载可以移除它们。 在开始本教程前我们需要先知道什么是绝对路径与相对路径。
• 12.06 20:25:47
  发表了文章 2022-12-06 20:25:47

  Linux 文件基本属性

  Linux 系统是一种典型的多用户系统，不同的用户处于不同的地位，拥有不同的权限。 为了保护系统的安全性，Linux 系统对不同的用户访问同一文件（包括目录文件）的权限做了不同的规定。 在 Linux 中我们通常使用以下两个命令来修改文件或目录的所属用户与权限：

  
• 12.03 20:08:32
  发表了文章 2022-12-03 20:08:32

  Linux 忘记密码解决方法

  很多朋友经常会忘记Linux系统的root密码，linux系统忘记root密码的情况该怎么办呢？重新安装系统吗？当然不用！进入单用户模式更改一下root密码即可。

  
• 12.02 20:28:36
  发表了文章 2022-12-02 20:28:36

  Linux 系统目录结构

  登录系统后，在当前命令窗口下输入命令：  ls /  你会看到如下图所示: 树状目录结构： 以下是对这些目录的解释： /bin：bin 是 Binaries (二进制文件) 的缩写, 这个目录存放着最经常使用的命令。 /boot：这里存放的是启动 Linux 时使用的一些核心文件，包括一些连接文件以及镜像文件。 /dev ：dev 是 Device(设备) 的缩写, 该目录下存放的是 Linux 的外部设备，在 Linux 中访问设备的方式和访问文件的方式是相同的。 /etc：etc 是 Etcetera(等等) 的缩写,这个目录用来存放所有的系统管理所需要的配置文件和子目录。

  
• 12.01 20:24:56
  发表了文章 2022-12-01 20:24:56

  Linux 系统启动过程

  linux启动时我们会看到许多启动信息。 Linux系统的启动过程并不是大家想象中的那么复杂，其过程可以分为5个阶段：

  

2022年11月

• 11.30 20:58:23
  发表了文章 2022-11-30 20:58:23

  Linux 安装

  centos 下载地址： 可以去官网下载最新版本：https://www.centos.org/download/

  
• 11.29 20:30:15
  发表了文章 2022-11-29 20:30:15

  有限状态机

  有限状态机简介 有限状态机(FSM)是许多数字系统中用来控制系统和数据流路径行为的时序电路。FSM的实例包括控制单元和时序。 本实验介绍了两种类型的FSM（Mealy和Moore）的概念，以及开发此类状态机的建模方式。 请参阅Vivado教程，了解如何使用Vivado工具创建项目和验证数字电路。 Mealy FSM（米利型有限状态机） 有限状态机（FSM）或称简单状态机用于设计计算机程序和时序逻辑电路。它被设想为抽象机器，可以处于有限数量的用户定义状态之一。机器一次只能处于一种状态; 它在任何给定时间所处的状态称为当前状态。 当由触发事件或条件启动时，它可以从一种状态改变为另一种状态;

  
• 11.28 19:55:13
  发表了文章 2022-11-28 19:55:13

  复杂时序逻辑电路

  1. 时序逻辑电路的基本结构和分类 1-1. 基本结构 时序逻辑电路由组合电路和存储电路两部分组成，通过反馈回路将两部分连成一个整体。时序逻辑电路的一般结构如下图所示。 图中，X~1~，…，X~n~为时序逻辑电路的输入信号；Z~1~，…，Z~m~为时序逻辑电路的输出信号；y~1~，…，y~s~为时序逻辑电路的状态信号，又称为组合电路的状态变量；Y~1~，…，Y~r~为时序逻辑电路中的激励信号，它决定电路下一时刻的状态；CP为时钟脉冲信号，它是同步时序逻辑电路中的定时信号。 ​ 若记输入信号为$\vec{X}$，输出信号为$\vec{Z}$，激励信号为$\vec{Y}$，状态信号为$\v
• 11.27 16:56:09
  发表了文章 2022-11-27 16:56:09

  简单时序逻辑电路

  在前述的组合逻辑中，任意时刻的输出只与该时刻的输入信号所决定；而在接下来要讲的时序电路中，任意时刻的输出信号不仅与当时刻的输入有关，而且与电路原来的状态有关。这需要电路要能记住历史输入，所以要引入时序概念。用时钟信号保障时序电路按照时序来运行。

  
• 11.26 19:34:04
  发表了文章 2022-11-26 19:34:04

  复杂组合逻辑电路

  设计实现一个流行IC 74138，使用数据流建模和你在1-1中使用的译码器 集成三线—八线译码器74138除了3线到8线的基本译码输入输出端外，为便于扩展成更多位的译码电路和实现数据分配功能，74138还有三个输入使能端 EN1， EN2A和EN2B 。74138真值表和内部逻辑图如下图： 所示符号图中，输入输出低电平有效用极性指示符表示，同时极性指示符又标明了信号方向。74138的三个输入使能(又称选通ST)信号之间是与逻辑关系， EN1高电平有效，EN2A和EN2B低电平有效。只有在所有使能端都为有效电平(EN1EN2AEN2B=100)时，74138才对输入进行译码，相应输出端为低电

  
• 11.25 22:18:14
  回答了问题 2022-11-25 22:18:14

  OpenSearch如何添加自建MySQL数据源

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• 11.25 22:18:11
  回答了问题 2022-11-25 22:18:11

  DataV到期被释放如何恢复

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• 11.25 22:16:47
  回答了问题 2022-11-25 22:16:47

  kibana如何开启公网访问

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• 11.25 22:15:48
  回答了问题 2022-11-25 22:15:48

  Elasticsearch新购实例长时间生效中怎么办

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• 11.25 22:15:44
  回答了问题 2022-11-25 22:15:44

  DataWorks写到外表单个文件超过5G如何处理

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• 11.25 22:14:33
  回答了问题 2022-11-25 22:14:33

  Quick Bi 如何连接PolarDB MySQL

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• 11.25 22:14:29
  回答了问题 2022-11-25 22:14:29

  DataWorks如何计费

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• 11.25 22:13:11
  回答了问题 2022-11-25 22:13:11

  E-MapReduce如何创建集群

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• 11.25 22:12:46
  回答了问题 2022-11-25 22:12:46

  Quick BI是否支持本地部署

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• 11.25 22:12:22
  回答了问题 2022-11-25 22:12:22

  如何关闭Dataworks

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• 11.25 22:08:29
  发表了文章 2022-11-25 22:08:29

  简单组合逻辑电路

  在 Verilog HDL 中一个信号可能有如下四种基本的值：i.0：逻辑 0 或假ii.1：逻辑 1 或真iii.x：未知iv.z：高阻态（三态）在门电路的输入端或是表达式中的 z 值通常会被译为一个 x 值（待确定）。通常情况下， Verilog HDL 是区分大小写的，但是作为值来表示时是不区分大小写的。

  
• 11.24 21:58:24
  回答了问题 2022-11-24 21:58:24

  短信推送服务每次推送的来信号码不一致

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• 11.24 21:57:21
  回答了问题 2022-11-24 21:57:21

  边缘云节点网络架构演进第二阶段有什么特点？

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• 11.24 21:56:56
  回答了问题 2022-11-24 21:56:56

  边缘云节点网络架构演进第二阶段有什么特点？

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• 11.24 21:56:04
  回答了问题 2022-11-24 21:56:04

  您好，我想请问一下FRCRN是如何保证因果的呢？

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• 11.24 21:54:43
  回答了问题 2022-11-24 21:54:43

  怎么解决 错误信息：AE0510260011 不支持RDS内部实例

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• 11.24 21:51:46
  回答了问题 2022-11-24 21:51:46

  请问为什函数计算访问mongodb会产生新的collection，mongodb是阿里云的外网地址？

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• 11.24 21:45:08
  发表了文章 2022-11-24 21:45:08

  基础逻辑门

  Verilog HDL 设计语言支持3种设计风格： 门级，数据流级和行为级。 门级和数据流级设计风格通常用于设计组合逻辑电路，而行为级设计风格既可以用于设计组合逻辑电路又可以设计时序逻辑电路。本次实验通过使用Vivado 2015.1软件工具，以Basys3和Nexys4 DDR开发板为目标板，设计简单的组合逻辑电路来展示3种设计风格的用法。请参考Vivado手册了解如何使用Vivado工具创建工程并验证数字电路。

  
• 11.23 21:16:32
  回答了问题 2022-11-23 21:16:32

  请问咱们的编辑器，支持m1芯片下arm64版本的win11系统么？

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• 11.23 21:15:51
  回答了问题 2022-11-23 21:15:51

  阿里机器翻译产品，com.aliyun.alimt20181012.models.Translate

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• 11.23 21:14:23
  回答了问题 2022-11-23 21:14:23

  通用翻译限流了，怎么能放开？

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• 11.23 21:12:42
  回答了问题 2022-11-23 21:12:42

  flink yarn -Dyarn.containers.vcores=3 这个参数不起作用？

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• 11.23 21:11:05
  回答了问题 2022-11-23 21:11:05

  devsapp/fc 和fc有啥区别？我看从webide导出的代码是前者，但是文档示例是后者。

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• 11.23 21:06:52
  回答了问题 2022-11-23 21:06:52

  乘风问答官工作及权益细则介绍

  赞0 踩0 评论0
• 11.23 21:03:57
  发表了文章 2022-11-23 21:03:57

  Verilog代码的风格规范

  原则： 注释是对代码的“提示”，而不是文档。程序中的注释不可喧宾夺主，注释太多会让人眼花缭乱。 边写代码边注释，修改代码的同时要修改相应的注释，以保证注释与代码的一致性，不再有用的注释要删除。 如果代码本来就是清楚的，则不必加注释。
• 11.22 17:51:02
  回答了问题 2022-11-22 17:51:02

  问答最高荣誉，乘风问答官招募中！每周积分活动、每月排位赛等权益专享！

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• 11.22 17:32:14
  发表了文章 2022-11-22 17:32:14

  Testbench 的编写与应用

  Testbench 是一种用任意语言编写的程序或模块，用于在模拟过程中执行和验证硬件模型的功能正确性。 Verilog 主要用于硬件建模（模拟），该语言包含各种资源，用于格式化，读取，存储，动态分配，比较和写入模拟数据，包括输入激励和输出结果。

  
• 11.21 21:35:40
  发表了文章 2022-11-21 21:35:40

  Vivado安装和使用

  首先下载vivado webpack installer，目前最新版本为2019.1，可以去Xilinx的官网进行下载。 ​ 开始安装，可以选择VIvado HL Webpack版本点击next继续安装。

  
• 11.20 17:28:45
  发表了文章 2022-11-20 17:28:45

  基于HTML5的爱心表白动画特效

  从视觉上看，它也是一个爱心轮廓，但是不同的是这个爱心轮廓由许多跳动的小爱心组成，更加有一种3D立体的效果。

  
• 11.19 16:44:26
  发表了文章 2022-11-19 16:44:26

  常用硬件接口知识

  VGA（Video Graphics Array）视频图形阵列是IBM于1987年提出的一个使用模拟信号的电脑显示标准。VGA接口即电脑采用VGA标准输出数据的专用接口。VGA接口共有15针，分成3排，每排5个孔，显卡上应用最为广泛的接口类型，绝大多数显卡都带有此种接口。它传输红、绿、蓝模拟信号以及同步信号(水平和垂直信号)。

  
• 11.18 21:50:53
  发表了文章 2022-11-18 21:50:53

  常用外设原理介绍

  LED LED灯，又称LED发光二极管，原理图如下所示 LED发光二极管有P、N两极，具有普通二极管的单向导电性，当P极电压高于N极电压，且达到一定阈值之后（一般为0.7V，与其材质有关），二极管开始导通，并开始发光。反之，二极管无法导通，不会发光。由于LED灯导通后电阻几乎为零，应此在实际使用过程中往往会串接上一个1～10K左右的电阻，以达到限流的作用。一般来说，发光二极管的工作电流在10mA左右，可根据电源电压、LED压降、工作电流计算出串接电阻的阻值大小。 实际电路中有两种连接方式：1，N极接地，P极通过一个电阻后与控制端相连。2，P极通过串接电阻后与电源相连，N极作为控制端。如下

  
• 11.17 21:12:31
  发表了文章 2022-11-17 21:12:31

  Verilog语法之测试文件

  要测试我们设计的模块功能是否正常，最直接的办法就是烧写到FPGA芯片中进行验证，但是这种方式往往结果并不直观，且出现问题后也不容易定位。为提高工作效率，我们可通过电脑仿真的方式进行功能验证，待仿真通过后，再烧写到FPGA中，这样可以快速排除电路中存在的绝大多数bug。在电脑上进行仿真，除了我们设计的功能模块之外，还需要另一模块——testbench，用于产生被测模块所需的激励信号。由于testbench只是用于电脑端的仿真，而不需要最终综合成电路，因此其写法更加灵活，可以使用verilog语法中的一些不可综合的语句，如initial、#、$display、$readmemb、forever等。

  
• 11.16 20:24:30
  发表了文章 2022-11-16 20:24:30

  Verilog语法入门

  Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。

  
• 11.15 22:12:35
  发表了文章 2022-11-15 22:12:35

  一款设计和模拟数字逻辑电路的LogiSim工具

  Logisim是一种用于设计和模拟数字逻辑电路的教育工具。凭借其简单的工具栏界面和构建它们时的电路仿真，它非常简单，有助于学习与逻辑电路相关的最基本概念。由于能够从较小的子电路构建更大的电路，并通过鼠标拖动来绘制电线束。

  
• 11.14 20:13:41
  发表了文章 2022-11-14 20:13:41

  卷积模型分类图片

  卷积层是一组平行的特征图（feature map），它通过在输入图像上滑动不同的卷积核并运行一定的运算而组成。此外，在每一个滑动的位置上，卷积核与输入图像之间会运行一个元素对应乘积并求和的运算以将感受野内的信息投影到特征图中的一个元素。这一滑动的过程可称为步幅 ，步幅是控制输出特征图尺寸的一个因素。卷积核的尺寸要比输入图像小得多，且重叠或平行地作用于输入图像中，一张特征图中的所有元素都是通过一个卷积核计算得出的，也即一张特征图共享了相同的权重和偏置项。

  
• 11.13 14:53:35
  发表了文章 2022-11-13 14:53:35

  视图的创建

  如何创建和使用视图的功能，更好的方便我们的工作。

  
• 11.12 14:34:18
  发表了文章 2022-11-12 14:34:18

  Matplotlib基础教程之折线图

  俗话说，一图胜千言。数据可视化便是将数据通过图形化的方式展现出来，它更加便于我们观察数据蕴含的的规律，洞察了数据蕴含的规律后，我们能够做更好的商业决策。

  
• 11.11 21:29:26
  发表了文章 2022-11-11 21:29:26

  数据的分组与计算

  对数据集进行分组并对各组应用一个函数（无论是聚合还是转换），通常是数据分析工作中的重要环节。在数据集准备好之后，通常就是计算分组统计或生成透视表。pandas 提供了一个灵活高效的 groupby 功能，使我们可以高效地对数据集进行操作。 关系型数据库和 SQL 能够如此流行的原因之一就是其能够方便地对数据进行连接、过滤、转换和聚合。但是，像 SQL 这样的查询语言所能执行的分组运算的种类很有限，而由于 pandas 强大的表达能力，我们可以执行复杂得多的分组运算。

  
• 11.10 20:56:51
  发表了文章 2022-11-10 20:56:51

  DataFrame 的拼接

  在 pandas 中，我们可以使用 concat() 和 merge() 对 DataFrame 进行拼接。