本节书摘来自华章出版社《CMOS集成电路后端设计与实战》一 书中的第2章，第2.2节，作者：刘峰，更多章节内容可以访问云栖社区“华章计算机”公众号查看。
2.2 后端全定制设计方法
后端全定制设计的目标就是以最小的面积与功耗代价获得性能最高的物理设计结果，涉及布局规划、结构设计、电路设计、流片厂工艺等多方面的因素。在后端全定制设计中，每个晶体管的尺寸、形状、布局位置以及与其他器件的互连都经过精心考虑，由后端全定制设计者手工完成，因此可以获得最高的性能且面积最小、功耗最低。同样由于电路和版图设计完全由后端全定制设计者手工完成，因此后端全定制设计的自动化程度很低、设计周期长、成本比较高。虽然如此，对于那些性能要求很高同时生产量比较大的部件设计如存储器或者像空间宇航领域这种不计成本，对性能及可靠性要求很苛刻的特殊应用领域，采用后端全定制方法进行设计是很必要的。目前的高性能微处理器中，那些对芯片的性能有着关键影响的模块，例如整数、浮点运算单元及寄存器文件等部件的设计大都采用了后端全定制设计方法。
对于后端全定制设计，缺点主要表现在设计自动化程度较低、设计时间长、设计成本最高。但是优点也很明显，使用后端全定制方法量身定做的电路性能高、面积小、功耗低。因此后端全定制设计方法适用于那些对性能要求比较高、后端半定制方法无法实现的设计。
2.2.1 后端全定制设计流程介绍
后端全定制设计流程主要分为以下5个步骤，如图2-1所示。
下面对后端全定制的设计步骤进行简单介绍：
1）功能描述。这一步需要弄清楚设计要求，包括性能、面积、功耗、端口描述等，采用某种描述方式对设计进行描述。
2）模块划分。根据设计要求，以层次化、模块化的设计方法，划分电路子模块。对设计进行结构划分时，通常按功能进行划分，明确各个模块的功能以及各模块间的互连关系，这一步要尽可能深入地细化每个模块。
3）模块电路设计。这是电路设计的主要步骤，也是工作量最大的一步，应当选择合理的电路结构以达到设计要求。这也是后端全定制设计中最为关键的环节，电路设计过程中要确定每一个晶体管的尺寸，保证功能的正确实现，同时要满足高性能、低功耗的设计要求。完成电路设计后，对其进行功能模拟及spice模拟分析，根据模拟结果对电路设计作相应修改直到设计的功能性能同时达到设计要求。
4）模块版图布局规划与实现。根据电路设计提供的电路图绘制与之完全相同的物理版图，即电路相同、晶体管尺寸相同、连接关系相同的物理版图。版图设计首先需要清楚版图怎样布局并对模块各部分进行合理的物理分配。版图设计不仅需要特别注意各种寄生效应对电路功能及性能可能造成的影响，同时还需要对版图设计进行严格的DRC、ERC规则检查，并通过进行LVS验证，检查版图是否与逻辑设计相匹配。
5）模块版图模拟仿真。在版图设计结束后，进行参数提取并进行版图模拟，进行时序、功耗分析，根据模拟结果的好坏对版图甚至返回到电路设计进行相应修改，直至设计最终满足要求。最后，将版图转换为GDSⅡ格式输出，交由流片厂家流片。
2.2.2 主流后端全定制设计工具介绍
在后端全定制设计流程中，不同的设计阶段需要用到多种相对应的EDA工具，比如版图设计工具、特征化提取工具、物理验证工具和寄生参数提取工具等，这些工具对于设计至关重要。后端全定制设计中常用的EDA工具主要由Cadence、Synopsys和Mentor三大公司推出。
2.2.2.1 主流电路和版图设计工具
在后端全定制设计中，业界主要使用Cadence公司的电路和版图设计工具来完成大部分后端电路和版图设计工作。
Cadence公司的Virtuoso用于高级模拟、混合信号、射频和定制数字设计平台。该平台为设计团队提供了集成技术，满足各种工艺节点和设计式样的需求，包括传统的模拟、SiP、混合信号、射频SoC和数字元件特性验证。Virtuoso设计平台适合应用于集成不同设计领域电路模块的后端全定制集成电路的设计；这些模块可能涵盖模拟电路、专用数字电路、RF电路以及存储器电路/阵列等不同电路门类。该平台可以对这些不同门类的IP模块进行集成；也可以按照集成的需要与方法输入数字标准单元模块。Virtuoso设计平台依据的是一种包罗万象的设计方法。它全面周到地考虑各个集成电路设计门类的特点以及对它们进一步集成的要求，因此可以作为一项标准的“蓝图”供各种适用于各个门类的设计平台作为比照参考。
Cadence公司的Virtuoso工具，如图2-2所示。
2.2.2.2 主流电路仿真工具
在后端全定制设计中，业界主要使用Cadence公司和Synopsys公司的的电路仿真工具完成大部分后端电路仿真设计工作。
1.?Hspice
Synopsys公司的Hspice是高精确度的模拟电路仿真软件，是世界上最广泛应用的电路仿真软件，由于无可比拟的高精确度和收敛性，它适用于广泛的电路设计。Hspice采用最精确的、经过验证的集成电路器件模型库和先进的仿真和分析算法，提供了一个高精度的电路仿真环境。随着集成电路的几何尺寸不断变小，对高精度电路仿真器的需求也更加迫切。现在的设计者需要一个可以精确地预测IC时序、功耗和功能的高精度仿真器。Hspice为业界提供了最可信任的仿真器引擎和大量的器件模型。Hspice已经成功地应用于超过一百万门的设计中。Hspice模拟算法使得其收敛性大大优于其他工具。
2.?Virtuoso Spectre Circuit Simulator
Cadence公司的Spectre针对全定制集成电路推出的仿真工具，主要用于模拟及数模混合集成电路的仿真。它为模拟、RF、存储器和混合信号SoC设计的全面领域，提供了优化的技术。Spectre Turbo技术，通过灵活而可靠的代币型授权模型提供，让Cadence客户可以将其授权利用率达到最大化。
3.?NanoTime
Synopsys公司的NanoTime是新一代的晶体管级静态时序分析工具。它集对晶体管级全定制模块电路完整的静态时序验证（包括SI分析）和产生该模块电路.lib文件等强大功能于一身。通过自动生成符合Liberty语法规范格式的timing library文件，IP设计用户可以根据应用的实际情况自由地设置输入端口信号transition和输出端口负载。根据设置值在lib文件中查表即可获取该模块内部准确的时序信息以完成IP集成后的时序检查。NanoTime定位于全定制数字逻辑电路的静态时序分析和timing library生成，因此其拥有强大的逻辑电路拓扑识别能力，可自动识别结构有inverter、mux、xor、nand、nor、 clockgate、turnoff、cross_coupled、latch、precharge、feedback、weak_pullup等大多数常见的电路结构，对于部分复杂的电路例如latch、ram、f?lip-f?lop，可以借助某些命令加以识别，例如mark_latch、mark_f?lip_f?lop、mark_register_f?ile等。在识别这些逻辑电路并设置了时序约束和工作条件后，NanoTime会提取所有的数据和时钟路径的延迟信息（trace path）并根据客户设置的时序约束（constrain）对内部的时序电路例如latch、DFF等进行setup/hold、recovery /remove等检查。
4.?Cosmos-Scope
Synopsys公司的Cosmos-Scope是第一个图形化波形分析仪，当今复杂的IC设计生成了非常多的仿真数据。Cosmos-Scope将大堆的数据转变为有用的信息。Cosmos-Scope具有强大的分析和测量功能，采用具有专利权的波形计算器技术以及基于业界标准的Tcl/TK脚本语言，为分析设计的性能并保证设计的质量提供了无可比拟的功能和灵活性。Comos-Scope在全定制环境可与第三方设计工具紧密集成在一起，使设计流程更加快捷，它支持Synopsys的所有仿真器：HSPICE、Star-SimXT、Saber和SaberHDL。
Synopsys公司的Cosmos-Scope工具如图2-3所示。
2.2.2.3 主流特征化工具
在后端全定制设计中，业界主要使用Cadence公司和Synopsys公司的特征化工具完成大部分的后端特征化提取工作。
1.?Abstract Generator
Cadence的Abstract Generator是一个高级的单元物理版图信息提取工具，它通过单元版图、连接关系、工艺信息和定义的单元模型要求产生抽象化结果，该结果数据主要包括单元大小与类型、输入输出PIN脚信息、阻塞块信息和天线效应信息，该抽象化数据通过替代版图复杂信息来提高布局布线工具的性能。
Cadence的Abstract Generator工具如图2-4所示。
2.?Encounter Library Characterizer
Cadence公司的Encounter Library Characterizer能够自动生成最新建模格式的单元时序库。Library Characterizer可以使用高效电流源模型（ECSM）对时序、功耗、信号完整性等进行建模，同时也可支持CCS模型来精确地进行噪声、多电压、电压降的建模并用于时序和功耗分析。
3.?Liberty NCX
Synopsys公司的Liberty NCX针对不同的电压、温度等环境参数或自创的Cells进行时序特征化提取。Liberty NCX是一种取代Synopsys前特征化工具NanoChar的新型库特征化解决方案，它包括一个模型特征化引擎、一套库质量校验器及模型转换等功能。此外，Liberty NCX还包含同时特征化和模型精确度验证能力。Liberty NCX主要面向代工厂、IDM或IP提供商的内部库开发组织。
2.2.2.4 主流寄生参数提取工具
后端全定制设计中业界主要使用Cadence公司、Synopsys公司和Mentor公司的物理验证和寄生参数提取工具完成后端物理验证和寄生参数提取工作。
1.?QRC Extraction
Cadence的QRC Extraction能快速并且准确地提供并分析全芯片的寄生参数，并可用于其最先进的45nm以下设计流程。QRC Extraction为下一代工艺节点提供物理精确的寄生参数提取，包括基于敏感性和化学机械抛光（CMP）模型的提取。QRC Extraction可为基于单元库的数字设计提供超越其他提取技术的有制造意识的硅精度。通过其分布于多重网络处理器和计算集群的近似线性性能伸缩，可显著减少处理时间。它还为Cadence Encounter数字IC设计平台提供基于设计提交（signoff）的强大的多边际条件支持和精确的增量式的参数提取。
Cadence公司的QRC Extraction工具如图2-5所示。
2.?Star-RCXT
Synopsys的Star-RCXT是电子设计自动化（EDA）领域内寄生参数提取解决方案的业界标准。该款工具为ASIC、片上系统（SoC）、数字定制、内存和模拟电路的设计提供了一个统一的解决方案。Star-RCXT已赢得250多家半导体公司的信任，并在数千项生产设计中得到了验证，提供快速、小于fF级的技术。Star-RCXT解决方案提供亚45nm级设计所需的各种先进功能，包括变化敏感型（variation-aware）寄生参数提取、基于化学-机械研磨（CMP）的光蚀刻敏感型（litho-aware）提取、电感参数提取以及模拟混合信号设计流程。这项解决方案能够与行业领先的物理验证、电路仿真、时序、信号完整性、功率、可靠性以及RTL到GDSII的流程完美集成，具备无与伦比的易用性，并可提高生产率和缩短产品的上市周期。Star-RCXT已为各家领先的代工厂所采用，以应对在45nm及以下所遇到的工艺建模挑战。
Synopsys的Star-RCXT工具如图2-6所示。
3.?Calibre xRC
Mentor公司的Calibre xRC是全芯片寄生参数提取工具，提供晶体管级、门级和混合级别寄生参数的提取能力，支持多层次的分析和仿真。Calibre xRC为模拟与混合信号SoC设计工程师提供一种独立于设计风格和设计流程的单一的寄生参数提取解决方案。对于模拟电路或者小型模块的设计工程师来说，Calibre xRC提供高度的精确性以及与版图环境之间的高度集成。对数字、大型模块以及全芯片的设计而言，Calibre的层次化多边形处理引擎为Calibre xRC提供足够的性能。使用单一的寄生参数提取工具，设计小组可以避免维护和支持多种寄生参数提取工具的昂贵代价。Calibre xRC可以非常方便地在流行的版图环境中通过Calibre Interactive实现调用。Calibre xRC和Calibre RVE集成在一起实现模拟和数字结果的高效率调试，并且在版图或原理图中可视化寄生参数。Calibre xRC提供了多种寄生参数提取解决方案。它可以根据电路设计的不同要求来提取不同的寄生参数网表，针对全定制电路和模拟电路可以提取晶体管级（transistor level）的网表；针对自动布局布线产生的电路可以提取门级（gate level）网表；针对数模混合电路可以提取混合级（ADMS）的电路网表。它还可以根据不同的电路分析要求进行提取，针对电路的功耗（Power）分析，只进行寄生电阻的提取；针对电路的噪声（Noise）分析而仅对寄生电容的提取；针对电路的时序（Timing）分析而提取相应的RC或RCC网表；针对电路的信号完整性（Signal Integrity）分析提取寄生RC或RCC网表。除了以上两种寄生参数的提取方式外，Calibre xRC还可以提供多种网表输出格式以满足不同的仿真工具要求，它可以输出的网表格式有Eldo、Hspice、spectre、DSPF、SPEF等。
在提取时，Calibre xRC还可以控制寄生参数的提取精度。例如使用reduce、thresholds和tolerances等技术对网表中的参数简化，在满足仿真精度的要求下最大程度得减小网表数据量，加快仿真速度。
总之，Calibre xRC采用层次化的数据处理，灵活多变的提取方式，并将提取得到的寄生电阻电容反标到layout或schematic中，以方便电路分析，它是目前业内采用较多的提取工具。
Mentor公司的Calibre xRC工具如图2-7所示。
2.2.2.5 主流物理验证工具
后端全定制设计中业界主要使用Synopsys公司和Mentor公司的物理验证工具来完成大部分后端物理验证工作。
1.?Hercules
Synopsys公司的Hercules作为物理验证的领先者，能验证超过上亿只晶体管的微处理器、超过1000万门的ASIC和256MB的DRAM，推动技术前沿不断进步。Hercules通过提供最快的运行时间和高速有效的纠错（debugging）来缩短IC设计的周期。它综合且强大的图形界面能迅速帮助设计者发现并处理设计错误。Herculus具有进行层次设计的成熟算法，进行f?lat processing的优化引擎和自动确定如何进行每个区域数据的处理能力?这些技术缩短了运行时间，提高了验证的精确度。Hercules是一个golden sign-off工具，可以加速设计的实现。它作为Milkyway数据库中的一部分，良好的与Milkyway数据库兼容，Hercules与其他基于Milkyway的产品（兼容）在实现过程中可以预防，及时发现和修正（在实现时）物理验证问题，为最后的tapout阶段节省宝贵的时间。
Synopsys的Hercules工具如图2-8所示。
2.?Calibre
Mentor公司的Calibre是业界唯一完整的实体验证与次波长解决方案，Calibre实体验证套装工具，包括Calibre DRC与Calibre LVS在内，可确保积体电路实体设计遵守代工制造规格要求，元件功能也符合原设计规格。Calibre DRC作为工作在展平模式下的设计规则检查（DRC）工具，Calibre DRC先展平输入数据库，然后对展平的几何结果进行操作。Calibre LVS作为在展平模式下的版图与电路图对照（LVS）工具，Calibre LVS先展平输入数据库，然后对展平的几何结果进行操作。
Mentor公司的Calibre工具如图2-9所示。
2.2.3 后端全定制设计小结
后端全定制设计方法中电路结构选择灵活，常见的电路设计形式有静态CMOS、有比逻辑、传输门逻辑以及动态的多米诺逻辑、NP-CMOS等。动态电路可以实现较快的速度，但设计复杂，寄生效应较多，而且时钟树设计不仅加大了设计功耗，还增加了设计的复杂性和不可靠性；静态电路的优点是稳定性好，不易受噪声干扰，具有较大的噪声容限和较小的功耗，易于实现。另外，选择什么类型电路，还与具体设计目标有关。
中科院李国杰院士曾经指出，一般来讲，近年来芯片设计追求的创新与增值主要体现在两方面：一是系统级的创新设计，对CPU而言，表现为创新的微体系结构设计，对SoC而言表现在创新算法的逻辑实现；二是后端全定制的物理设计，包括高性能的宏单元库，宏单元库的缺乏将导致我国的芯片设计难以赶上世界先进水平。
