模拟设计从来都不容易。工程师们可以把整个职业生涯都花在锁相环（PLL）上，因为要让它们正确，就需要深入了解电路的功能，包括它们在不同的制程边界和不同的制造工艺中的响应。
在FinFET时代，这些挑战在模拟电路中愈演愈烈。例如，重用在数字设计中是很常见的做法，但是它并没有应用到模拟设计的多个节点中，因为模拟电路的微缩不能超过某个特定的界限。
从技术上讲，这种情况有几个原因。西门子Mentor公司模拟/混合信号验证部门产品营销与管理总监Mick Tegethoff表示：“高精度模拟设计人员不会对重用和迁移感到满意，因为举例来说，模拟技术中没有任何工具可以保证时序收敛。我们看到传统的模拟设计师花了很多时间去真正理解设计的功能。”
在FinFET节点中出现的越来越多的物理和静电效应迫使工程团队将迁移作为一种选择，并重新考虑架构、设计电路，同时进行更多的验证。
Tegethoff表示：“推动这一切的是更小的几何图案，它实际上包含一些有助于模拟设计的特性。从某种意义上说，模拟器件的微缩会使漏电流之类效应得到改善，但它的微缩并不像数字器件。这不是那种只要微缩就能完成的事情。有些事情确实使它变得更加困难。对于高精度ADC、PLL和精密模拟电路，当你迁移到越来越高级的节点时，器件本身的随机噪声就会成为不可忽视的主要因素，这需要在仿真中加以考虑。”
For the two types of noise that are on transistors — thermal noise and flicker noise — transient noise analysis can be run within SPICEsimulation. “This is a time-domain analysis, but at every time step it inserts the random noise for each of the devices,” Tegethoff said. “And while it does make stimulation take longer, design teams can simulate complex PLLs or high precision ADCs in the time domain to see it locking, see its stability.
对于晶体管上的两种噪声类型——热噪声（thermal noise）和闪烁噪声（flicker noise），可以在SPICE仿真中运行瞬态噪声分析。Tegethoff说：“这是一种时域分析，但每一步都为每个器件插入随机噪声。虽然它确实能使仿真花费更长的时间，但设计团队可以在时域仿真复杂的PLL或高精度ADC，以观察它的锁定或稳定性。”
图1：数字与模拟信号。（来源：维基百科）
另一个越来越大的挑战涉及互连电阻，这个问题在每个新节点上都日益严重。对于互连，互连本身的电阻和电容必须在电路的仿真中进行考虑。否则它就会不准确。导体越薄，电阻越大。
Tegethoff说：“如果晶体管的输出与另一个晶体管连接在一起，那么在以前，你可以把它看成是零电阻的理想导线。现在它有了一定的电阻，这就意味着在电路layout之后，必须提取layout寄生参数。这些必须反馈到原理图中，并在包含所有内容的情况下再次进行模拟。这将导致电路上的元件数量增加100,000倍，从而仿真时间要长得多。如果你使用电阻进行仿真，发现它不符合规范，那么你必须返回，更改内容并再次进行模拟——更不用说需要进行额外的验证。”
在模拟IP中，驱动复杂性的其他因素包括器件本身的可变性，这需要蒙特卡罗类型的分析来确保可变性是可控的。器件的行为特性依赖于layout内容和环境，而这通常是由layout依赖效应（LDE）所导致的。Cadence设计IP高级产品营销经理Muthu Vairavan表示，这些效应显著增加了设计和layout之间的迭代。
Vairavan说：“此外，由于复杂的设计规则，使用多重曝光印制这些低级几何图案增加了通常的layout周期。模拟设计人员还需要考虑与线边缘粗糙度相关的不匹配效应和这些低级特征尺寸的互连变化。FinFET的出现给模拟设计带来了额外的限制，因为器件宽度现在必须是鳍片的离散倍数（与平面晶体管不同）。这些器件还容易受到鳍片宽度和高度制造变化的影响，以及通孔和互连电阻的影响，这使得模拟匹配变得复杂。”
尽管模拟设计人员和工具供应商已采用新的设计方法和工具流程来适应这些变化，但每个节点都带来了新的复杂性，导致成本和上市时间的挑战。Vairavan指出：“在高性能企业应用中看到的一个日益增长的趋势是，从SoC转向系统级封装（SiP）设计，其中多个模拟和数字芯片集成在封装内。这使得数字设计能够转移到高级节点以实现产品差异化，但仍然使用来自旧节点的经过验证的模拟IP。这得益于多芯片模块和2.5D集成技术的进步，以及高带宽、低功耗封装内互联的可用性的提升。”
但是，对于低成本的系统应用来说，挑战仍然存在，封装级集成的成本增加是不合理的。Vairavan补充说：“即使在高性能数据中心和云应用中，关键的混合信号设计，比如非常高速的基于DSP的SerDes，也将受益于更高密度和更低功率的高级节点。因此，模拟设计人员需要继续创新，代工厂商和工具供应商需要在模拟设计早期的工艺和工具开发周期中加入模拟设计反馈，以缓解这些挑战。模拟IP是许多SoC设计中的关键区别，它们的性能和质量对于这些产品的成功至关重要。”
图2：并非所有东西都可以数字化（来源：Center Point Audio）
节点和代工挑战
模拟电路的工艺迁移一直都很棘手，但在FinFET领域，它已经成为一个更大的问题。
ArterisIP技术顾问Ed Petrus解释说：“因为先进节点面临的挑战，人们称之为迁移的旧技术或多或少与压缩有些相似，例如，在现有layout中，350nm等较旧节点的PLL会增加一个0.X的乘数因子。对于模拟电路而言，这一直是个问题，因为模拟电路对于匹配这样的设计技术提出了非常严格的要求，当有两根导线进出某种差分电路时，这两根导线的电流必须匹配。这是通过在该电路中非常严格地放置器件来实现的。旧式的压缩的问题在于，因为它是一种算法，它不理解这些严格的要求。在模拟世界中，这些称之为约束。这些匹配的要求最终会通过压缩在不知不觉中被破坏。因此，最终的电路将无法正常工作。”
这个问题从180nm开始就存在。在此之下，一切都需要重新设计。
Petrus表示：“器件的特性发生了很大的变化，设计人员必须重新审视电路，并确定电路的现有类型是否真的适用于新节点。如果它可以工作，那么topology将得以保持，器件尺寸也会得到调整，这通常足够了。但对于高级节点来说，这是不太可能的，所以设计团队最终会回到电路并重新设计大部分内容。”
高级工艺节点根本不是在考虑模拟特性的情况下创建的。它们是为了数字电路的面积微缩而开发的。
Synopsys的产品营销经理Manuel Mota表示：“实际情况是，模拟电路和模拟接口最终需要集成到数字模块中，当然，设计这些模块的人和想要集成它们的人确实面临着挑战，这是可以解决的。”
这些挑战源自工艺的内在特性。Mota说：“其中的一些效应甚至开始出现在大批量工艺中，使用FinFET影响会更明显。而且，这些器件本身要复杂得多，而且它们的建模也变得更加复杂，并且更难以使用。特征不再依赖于内在器件的直接邻近。现在，邻近效应（proximity effects）已经远远超出了通常的效应，设计师们再也不能假设晶体管的某些特性来设计了。必须假设它是在一个大回路中，并且必须考虑周围产生的所有这些影响。这不仅适用于器件，也适用于器件周围的连接。所以把一个器件和另一个器件连起来同样相当复杂。”
即使使用金属叠层，过去也可以认为它们几乎是理想的，但是现在的电阻、电容和寄生效应在整个电路设计的特性中都扮演着重要角色。此外，还有与FinFET相关的效应。
Mota说：“你不能再任意设计你想要的栅宽度和栅长度，在过去这是可能的。这对于模拟设计的意义是，首先，该工艺通常对模拟设计的特征较少，因此对电路的电气特性有更多的不确定性。你必须遵守和验证的规则要复杂得多，验证设计也变得更加耗时，在高级节点中可以轻而易举地增加3、4倍。”
此外，过去在非常保守的电模拟节点（如老化和可靠性）中，一些设计不敏感的东西现在却至关重要，尤其是在汽车、医疗和工业应用领域。
Mota说：“你需要对它们进行设计并验证一切。这再次延长了设计周期。而在模拟方面，在仿真过程中，如果你正在处理电压和电流的精细演变，这可能意味着非常长的验证周期。这是主要的挑战之一。然后，当谈到工艺和器件的特性时，它们并不一定是模拟设计的理想选择，假设你有一个以数字为中心的设备，它的模拟特性很差。也许它们从模拟的角度进行了很差的建模，而这些通常不会被现代模拟设计所解决，传统技术无法解决您想要创建线性设计的问题。在某种程度上，你做的恰恰相反。你得承认这个工艺并不好，得接受这个工艺的特点和你正在设计的晶体管的特性不是很好。你所做的就是利用这个工艺中的优点，比如器件丰富。在这个工艺中，你可以有几百万个门，基本是免费的，而且可以进行校准。”
Tegethoff说：“鉴于所有这些，权衡是一个微妙的平衡。如果你有关于电路的知识并且确实迁移，那么有时必须调整电路。你运行的验证越多，运行的仿真越多，运行的变异性感知仿真（variability-aware simulation）越多，那么你拥有的裕度就越小，异常现象就不会发生。不幸的是，在模拟方面，很大一部分裕度是面积或功率。为了减少噪音的影响，你需要提高功率一类的东西。最后，器件本身的模型更加复杂。FinFET器件模型的方程会多出3、4倍。”
高级节点中模拟IP的问题最终归结为一切都变得越来越复杂，三阶效应成为一阶效应。Tegethoff说：“最终的结果是，我们不断要求在这些节点上进行SPICE精确仿真，包括更长时间的仿真、更多的仿真、智能环境的需要，例如蒙特卡洛模拟持续要求电路仿真准确，但需要变得更快，处理更大规模的电路，以便它们能够在合理的时间内完成工作。”
结论
展望未来，考虑到支持诸如5G之类的技术的频率和带宽所需要的东西，设计师仍然需要全力以赴来解决这一切。这是极其复杂的，而且会变得更加复杂。
Tegethoff 表示：“模拟内容正变得越来越重要，因为它们都处于边界。无论是物联网、通信还是汽车，你都必须应对模拟世界。这些接口需要更快，他们需要保持准确，并且需要低功耗。”
曾经有点孤立的模拟设计艺术现在不得不处理许多与先进的数字设计相同的问题，而且还有模拟电路的一些特有难题。
原文发布时间为：2018-06-13
