沟道长度调制效应（channel length modulation）
短沟道情况， 沟道长度调制效应越明显，λ越小，Id越大
MOS晶体管中，栅下沟道预夹断后，若继续增大Vds，夹断点会略向源极方向移动，导致夹断点到源极之间的沟道长度略有减小，有效沟道电阻也就略有减小，从而使更多电子自源极漂移到夹断点，导致在耗尽区漂移电子增多，使Id增大，这种效应称为沟道长度调制效应
漏极导致势垒下降（drain induced barrier lowering）
形成反型层之后，反型层越厚，导电沟道电阻减小，阈值电压Vth减小
当在MOS管的漏极加电压时，漏极和衬底构成的pn结，漏极一侧会出现正电荷堆积，相应的，衬底一侧会感应出负电荷，这些负电荷有助于沟道的形成，因此导致阈值电压相对减小，这种效应称为漏极导致势垒下降
衬底电流体效应(substrate current body effect)
形成反型层之前，耗尽层越厚，阈值电压Vth增加
类似我们常说的雪崩倍增效应。先讲热电子，所谓热电子，是指电子在两次散射间获得的能量将可能超过它在散射中失去的能量，从而使一部分电子的能量显著高于热平衡时的平均动能而成为热电子。
当在MOS管的漏极加很高的电压，形成强电场的情况下，衬底中的热电子越过漏极与衬底之间的势垒进入漏极，热电子与晶格碰撞，产生电子和空穴对，电子流向漏极而空穴流向衬底，形成漏极与衬底之间的电流。如果不断累积，形成大电流，则称之为衬底电流体效应。
通常，在现代工艺的基础上，当Vds上升至1.5~2v时，就有可能出现这个效应，这三种效应是在不断增加漏极电压的情况下逐渐变为主导效应的。
通常analog design习惯应用CLM以及DIBL为主导效应的区域，因为在SCBE区域，输出电阻将会大大的减小。
但实际上目前analog design主要应用的还是CLM的区域。 需要注意的是，在CLM区域，输出电阻不是恒定值，而是随漏极电压的变化而变化的。
MOS晶体管的衬底偏置效应（体效应）
形成反型层之前，耗尽层越厚，阈值电压Vth增加
处于反偏的PN结的耗尽层将展宽。 在实际工作中，经常出现衬底和源极不相连的情况，此时，VBS不等于0。
由基本的pn结理论可知，处于反偏的pn结的耗尽层将展宽。当衬底与源处于反偏时，衬底中的耗尽区变厚，使得耗尽层中的固定电荷数增加。
由于栅电容两边电荷守衡，所以，在栅上电荷没有改变的情况下，耗尽层电荷的增加，必然导致沟道中可动电荷的减少，从而导致导电水平下降。若要维持原有的导电水平，必须增加栅压，即增加栅上的电荷数。
对器件而言，衬底偏置电压的存在，将使MOS晶体管的阈值电压的数值提高。
对NMOS，VTN更正，对PMOS，VTP更负，即阈值电压的绝对值提高了。
△VT=±γ√|Vbs| γ为衬底偏置效应系数，它随衬底掺杂浓度而变化
典型值：NMOS晶体管： 0.7~3.0； PMOS晶体管：0.5~0.7 △VT为阈值电压变化量。
对PMOS晶体管，取负值，对NMOS晶体管，取正值。
亚阈值导电性（Subthreshold conductivity）
当 MOSFET 的 Vgs 接近其阈值电压 Vth 时，MOS 管工作在亚阈值区（或弱反型区），在结构上类似于两个背靠背的二极管相连。
弱反型区适合低功耗电路，因为电流很小，但问题在于较大的噪声以及低速。
亚阈值电流（subthreshold leakage）
别名：亚阈值漏电流
如果是在MOS管理想的电流－电压特性中，当Vgs
强反型区（Vgs>Vth完全导通，大导电沟道）
MOS的导通就是在栅极的控制下，Vgs比较小时，靠近栅极附近形成负离子区（耗尽层），Vgs逐渐增大时，耗尽层越来越厚，衬底的自由电子会被吸引到栅极与耗尽层之间形成负电子区（反型层），负电子区形成导电沟道，此时的反型层是强反型层，此时的Vgs电压就是阈值电压。
弱反型区（Vgs
如果Vgs
因为反型层的出现本质上是个载流子的热运动过程，这一过程是不能突变的，只能是随时间的逐渐积累，当积累到一定程度认为器件”导通”，但不能认为在达到阈值之前器件是完全关断的。这里要牵扯到由mos管电容模型推导出的“亚阈值摆幅”——一个专门衡量器件在亚阈值区特性的参数。
亚阈值摆幅（Subthreshold swing）
亚阈值摆幅，又称为S因子，这是MOSFET在亚阈状态工作时、用作为逻辑开关时的一个重要参数。
定义为：S=dVgsd(log10Id)，单位mVdec。
S在数值上就等于为使漏极电流Id变化一个数量级时所需要的栅极电压增量ΔVgs，注意S是从Vgs-Id曲线上的最大斜率处提取出来的，表示着Id~Vgs关系曲线的上升率。
为了提高MOSFET的亚阈区工作速度，就要求S值越小越好，为此应当对MOSFET加上一定的衬偏电压和减小界面陷阱。S值越小，栅极电压增量ΔVgs越小。
我们希望亚阈值摆幅越小越好；器件在亚域区，即栅压小于阈值电压时，器件完全关断，源漏电流为零。一到阈值电压，晶体管迅速打开；所以最好电流相对于电压变化是非常灵敏的，也就是很小的栅极电压变化就可以引起电流一个数量级的变化。因此S小，反映了更好的栅控能力，小的亚阈值漏电流。
既然有很小的漏电流，亚阈值mos管就可以看作"导通"，就可以产生跨导gm，有gm有Rout就有gain。
gmId=2Vgs?Vth
由于Vgs比较小，亚阈值管子的gmId比饱和区的管子更大，所以在设计中用更小的电流产生//代码效果参考：http://www.jhylw.com.cn/524438495.html
更大的gmId是被设计师所喜欢的。当然亚阈值MOS也有很多缺点，例如需要在速度上，信号摆幅上做折中。亚阈值摆幅影响因素
1)温度，温度升高，亚阈值摆幅增大
2)栅氧化层电容增大，亚阈值摆幅减小；使用high k介质，减小栅氧化层厚度，都可以使亚阈值摆幅减小。
3)Si耗尽层电容减小，亚阈值摆幅减小；使耗尽层宽度增大的因素，例如衬底浓度Na减小，衬底偏置电压增大，会使亚阈值摆幅减小。
4)栅氧化层和衬底硅界面会存在一些界面缺陷，能存放电荷，这些缺陷的增加，相当于叠加了一个电容，会使亚阈值摆幅增大。
5)沟道长度较小会使得栅控能力减弱，亚阈值摆幅增大。
6)栅电压增大，随着表面反型增强，栅对channel的控制能力就越弱，亚阈值摆幅增大。
亚阈值电流和饱和电流的区别
本质是不同的
饱和电流是MOS管强反型，且工作在饱和区时，沟道夹断点和漏级之间的漂移电流占总电流的主要部分；
亚阈值电流是弱反型(亚阈值)时，源漏之间主要是少子扩散电流，他的公式与PN结的电流特性类似，因为两者同为扩散电流，故成指数率，但是亚阈值区是少子扩散，他的电流是比较小的。
亚阈值区MOS的导电方式和PN结类似，那么形成稳定的扩散电流还是需要一定的偏压的，拉扎维书上给到100mV左右。
根据以上特性，我们得到了这样几个结论
当Vgs与Vth之间的关系使MOS管弱反型，那么Vds无论怎么变，MOS管要么截止(Vgs[Vth)，要么工作在亚阈值区(Vgs
由于亚阈值电流是扩散电流，那么受沟道调制也比较小，电流稳定性也非常好。但是扩散电流的电流值很小，并且启动速度很慢，这也是亚阈值区带来的一些问题。
饱和区（Vgs>Vth）和亚阈值区(VgsVth)的主要区别是Vgs与Vth的相对大小，分别对应与强反型和中等~弱反型。但它们都存在漏极电流饱和，因此都有对应的Vdsat。基于gm/Id或IC的设计方法，已经不再特别区分这两个区域，而是在all-region上都可以做设计，并且通常在中等反型//代码效果参考：http://www.jhylw.com.cn/074921787.html<p
区具有较好的功耗速度的折衷。D. M. Binkley, Trade-offs and optimization in analog CMOS design. Chichester, England?; Hoboken, NJ: John Wiley & Sons, 2008.
D. M. Binkley, Trade-offs and optimization in analog CMOS design. Chichester, England?; Hoboken, NJ: John Wiley & Sons, 2008.
亚阈值区MOS管的跨导电流比最高，为什么运放里面还是用饱和区呢
关于工作区，小电流也可以用倒比管工作在饱和区，不一定电流小就一定工作在亚阈值区；
关于带宽，如果电流不变，增加输入管size，gm会增大，这样带宽就会宽一点，付出的代价是失调offset变大，原因是亚阈值区的指数特性，或者说BSIM model 有个参数，跑offset，vgt 接近-50mV 应该就会很明显；一般Vth 失调用avth计算的结果此时会失效；
关于mismatch电流镜提高mismatch的方法是，提高Vdsat和增加面积；如果gm退化，降低Vdsat，那么mismatch 就会恶化，一般都是伴随着增加面积，所以看起来不太明显，如果保持面积不变，降低Vdsat，此时mismatch 应该会比较明显。基于第二条，亚阈值区matching 特性比较差；
跨导gm公式
<mjx-mlabeledtr style="height: 2.467em;
