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altera小实验——TimeQuest Timing Analyzer初步使用

2023-02-16 513

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简介： altera小实验——TimeQuest Timing Analyzer初步使用

时序分析是FPGA开发过程中极为重要的一环。在一些简单的工程中时序约束可能会被忽略，但是时序约束仍然是保证系统正常工作的关键因素之一。quartus ii的时序约束可以通过TimeQuest Timing Analyzer来完成。

参考《FPGA现代数字系统设计及应用》

1.TimeQuest基本流程

TimeQuest时序约束是作用在门级网表上的，因此在进行时序约束前应该首先编译一边工程，之后进行时序约束并再次编译进行时序分析，直至无时序错误为止，之后烧写工程下板子。

2.实验代码

所用板子为altera DE2板子，FPGA为Cyclone II:EP2C35F672C6，quartus版本为13.0

实例化的pll，输入时钟为50M的CLOCK_50，输出为25M和10M的clk_25m与clk_10m时钟。

module work (  
  CLOCK_50,         // On Board 50 MHz  
  KEY,              // Pushbutton[3:0]  
  SW,               // Toggle Switch[17:0]  
  LEDR
);
input         CLOCK_50;   // On Board 50 MHz  
input  [3:0]  KEY;        // Pushbutton[3:0]  
input  [17:0] SW;         // Toggle Switch[17:0]  
output [17:0] LEDR;       // LED Red[17:0]  
wire ret, clk, clk_25m, clk_10m;
pll (
  .inclk0(CLOCK_50)
  ,.c0   (clk_25m)
  ,.c1   (clk_10m)
);
assign clk = CLOCK_50;
assign rst = !KEY[3];
reg [3:0]counter1, counter2, counter3;
always @(posedge clk or posedge rst) begin
  if (rst) begin
    // reset
    counter1 <= 0;
  end
  else begin
    counter1 <= counter1 + 1;
  end
end
always @(posedge clk_25m or posedge rst) begin
  if (rst) begin
    // reset
    counter2 <= 0;
  end
  else begin
    counter2 <= counter2 + 1;
  end
end
always @(posedge clk_10m or posedge rst) begin
  if (rst) begin
    // reset
    counter3 <= 0;
  end
  else begin
    counter3 <= counter3 + 1;
  end
end
assign LEDR[0] = (counter1==4'b1111) ? 1:0;
assign LEDR[1] = (counter2==4'b1111) ? 1:0;
assign LEDR[2] = (counter3==4'b1111) ? 1:0;
endmodule

3.实验流程

1).预编译

建立工程，键入代码，分配管脚，编译工程得到门级网表。

此时编译后，时序约束报表处为红色代表时序有错，不过一般对于这种小程序来说，一样是可以运行的。

此时会报警告：

Critical Warning (332012): Synopsys Design Constraints File file not found: 'work.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.