Verilog语法入门（十三）测试文件

// initial：通过initial块构造输入信号的波形，// 同一initial块内部的语句是串行执行的，多个initial块之间并发执行。// 模块的输入信号给定之后，就有有结果输出，将实际输出结果于预期结果做比较，如果不同，则打印出错误信息。moduletestbench2();
rega,b,c;
wirey;
sillyfunctiondut(a,b,c,y);
initialbegina=0;b=0;c=0;#10;
if(y!==1)$display("000 failed.");
c=1; #10;
if(y!==0)$display("001 failed.");
b=1;c=1; #10; 
if(y!==0)$display("010 failed.");
c=1; #10;
if(y!==0)$display("011 failed.");
a=1;b=0;c=1; #10;
if(y!==0)$display("100 failed.");
c=1; #10;
if(y!==1)$display("101 failed.");
b=1;c=0; #10;
if(y!==0)$display("110 failed.");
c=1; #10;
if(y!==0)$display("111 failed.");
endendmodule