笔试题目
小米的数字IC设计笔试考察重点相较于其他企业的区别较大，设计的内容包括PLL锁相环，时钟频率，高斯滤波，verilog语法，手撕代码等内容，具体记录的题目如下
下列关于PLL电路表述正确的是：
1.PLL相对于参考时钟，可以输出分频，倍频，分数频的时钟
2.PLL的jetter等于同步数字电路中clock uncertainty的设定值
3.PLL输入的参考时钟ketter值，在PLL输出是会变大，也可能变小
4.PLL属于模拟电路，无法用数字电路实现
1.3正确，PLL可以用数字电路实现
线性反馈寄存器LSFR的特征多项式为Fx=x^4+x+1,初始态为1，下列哪些表述正确
A.寄存器的状态不会出现全零
B.该LSFR能够产生的不重复序列最长为15位
C.输出的m-序列为11100101
D.该LSFR包含四个寄存器
第一问求该电路的setup time和hold time
第二问求该电路的最大工作频率
用硬件实现图像的高斯滤波，kernel为[1 2 1；2 4 2; 1 2 1],处理后的结果保持分辨率不变，问最少需要缓存几行数据？
0，1，2，3中进行选择
这个题目需要关注一下verilog的符号运算顺序
笔试编程题目：共有四道题：
1.用verilog实现一个可综合的50%占空比的五分频电路
2.请设计出满足下列要求的verilog代码：
- 占空比50%的100M时钟，
- 用上述时钟触发产生16次随机数，数据大小在0-15之间
3.阅读下面的c语言函数，完成下列问题
首先将其翻译成可综合的verilog代码
分析此函数的功能并给出必要的推导过程
4.给定八个数，以及若干二输入的比较器，要求在单周期内实现8个数的排序，并使用最少的比较器个数，可以使用如下参考函数max作为一个二输入比较器
- 使用verilog代码实现上述排序
- 计算所用的比较器的个数
一面：
未通过小米机试
