FPGA-SDRAM设计学习(三)初始化、模式寄存器、激活和读命令

简介: FPGA-SDRAM设计学习(三)初始化、模式寄存器、激活和读命令

不多啰嗦,接着上文继续读文档吧:

初始化


SDRAM上电后必须初始化,初始化的过程:

  1. 上电、时钟稳定、DQM高、CKE高
  2. 100微秒等待,期间除了INHIBIT或NOP命令,其他命令都不能有。至少1个INHIBIT或NOP
  3. PRECHARGE命令
  4. 两个自动刷新命令
  5. 配置模式寄存器

对照时序图操作:

image.png

上面出现了一些定义的时间,我们也可以在文档中看到具体内容:

20191202144306537.png

配置模式寄存器


The mode register is used to define the specific mode of operation of the SDRAM. This definition includes the selection of a burst length, a burst type, a CAS latency, an operating mode and a write burst mode, as shown in MODE REGISTER DEFINITION.The mode register is programmed via the LOAD MODE REGISTER command and will retain the stored information until it is programmed again or the device loses power. Mode register bits M0-M2 specify the burst length, M3 specifies the type of burst (sequential or interleaved) , M4- M6 specify the CAS latency, M7 and M8 specify the operating mode, M9 specifies the WRITE burst mode, and M10 and M11 are reserved for future use.

The mode register must be loaded when all banks are idle, and the controller must wait the specified time before initiating the subsequent operation. Violating either of these requirements will result in unspecified operation.

模式寄存器用于定义SDRAM的特定操作模式。该定义包括突发长度、突发类型、CAS延迟、操作模式和写突发模式的选择,如模式寄存器定义所示。模式寄存器通过负载模式寄存器命令进行编程,并将保留存储的信息,直到再次编程或设备断电。模式寄存器位M0-M2指定突发长度,M3指定突发类型(顺序或交织),M4- M6指定CAS延迟,M7和M8指定操作模式,M9指定写突发模式,M10和M11保留供将来使用。

当所有BANK空闲时,必须加载模式寄存器,控制器必须等待指定的时间才能启动后续操作。违反这些要求中的任何一个都会导致未指定的操作。

image.png

目录
相关文章
|
3月前
|
存储 算法 前端开发
【FPGA学习篇】认识Robei(一)
【FPGA学习篇】认识Robei(一)
51 1
|
开发工具 芯片 异构计算
芯片设计:FPGA开发学习
芯片设计:FPGA开发学习
244 0
芯片设计:FPGA开发学习
|
Go 网络架构 内存技术
FPGA-SDRAM设计学习(二)具体操作详细介绍(文档阅读)
FPGA-SDRAM设计学习(二)具体操作详细介绍(文档阅读)
167 0
FPGA-SDRAM设计学习(二)具体操作详细介绍(文档阅读)
|
存储 vr&ar 芯片
FPGA-SDRAM设计学习(一)简单概念和操作介绍
FPGA-SDRAM设计学习(一)简单概念和操作介绍
252 0
FPGA-SDRAM设计学习(一)简单概念和操作介绍
|
算法 计算机视觉 异构计算
FPGA与MATLAB-图像处理-学习列表(图像处理专题更新目录,补充中)
FPGA与MATLAB-图像处理-学习列表(图像处理专题更新目录,补充中)
147 0
|
缓存 异构计算
FPGA学习之按键控制led
按键控制led 设计要求:通过8个按键分别控制一个led的亮灭。   该实验有两个模块:按键缓存模块和由按键值控制led模块 按键缓存模块:通过二级缓存,将按键值存入key_r1,防止按键时产生的尖峰脉冲影响按键值。 由按键值控制led模块:采用case语句,一一对应控制led的亮灭。   顶层代码: module keyled(clk,
1991 0
|
异构计算
FPGA学习之流水灯的简单设计
流水灯的简单设计 设计要求:低位点亮一个led,下一个周期,点亮两个led,逐次增加led的个数,全部点亮后的下一个周期,又点亮一个led 该实验需要两个模块,计数器模块和led控制模块 计数器模块:就是一个分频器,频率为2hz,系统时钟为50mhz,50_000_000/2=25_000_000,需要25位计数器。 Led控制模块:控制移位,到达全0时,led
1711 0
|
异构计算 人工智能
【FPGA学习】Verilog之加法器
         在fpga工程应用设计中,随处可见加法器,乘法器等等。现在将一些常用模块和心得体会先记录下来,以便日后使用。 一位半加器: module halfadder(cout,sum,a,b);          outputco...
1668 0
|
4月前
|
机器学习/深度学习 算法 异构计算
m基于FPGA的多通道FIR滤波器verilog实现,包含testbench测试文件
本文介绍了使用VIVADO 2019.2仿真的多通道FIR滤波器设计。展示了系统RTL结构图,并简述了FIR滤波器的基本理论,包括单通道和多通道的概念、常见结构及设计方法,如窗函数法、频率采样法、优化算法和机器学习方法。此外,还提供了Verilog核心程序代码,用于实现4通道滤波器模块,包含时钟、复位信号及输入输出接口的定义。
133 7
|
4月前
|
算法 异构计算
m基于FPGA的电子钟verilog实现,可设置闹钟,包含testbench测试文件
该文介绍了基于FPGA的电子钟设计,利用Vivado2019.2平台进行开发并展示测试结果。电子钟设计采用Verilog硬件描述语言,核心包括振荡器、分频器和计数器。时间显示为2个十进制格式,闹钟功能通过存储器和比较器实现,当当前时间等于设定时间时触发。文中给出了Verilog核心程序示例,展示了时钟信号、设置信号及输出的交互。
167 2

热门文章

最新文章