FPGA
我的博客即将入驻“云栖社区”,诚邀技术同仁一同入驻。
本文是自己对VGA图像显示的练习,附上自己在博客链接http://bbs.ednchina.com/BLOG_ARTICLE_3032085.HTM
本文是自己对串口通信UART协议的总结,附上在ednchina上的博客链接http://bbs.ednchina.com/BLOG_ARTICLE_3030251.HTM
本文是自己对IIC协议的总结,附上自己在ednchina上的博客链接http://bbs.ednchina.com/BLOG_ARTICLE_3030253.HTM
该文章,为个人原创,只是自己对SRAM读写实验的一点总结,附上我在ednchina上的博客链接http://bbs.ednchina.com/BLOG_ARTICLE_3030256.HTM
同步异步复位知识 同步复位:跟时钟clk有关 异步复位:跟时钟clk无关。 什么时候用到同步,异步复位? 答:当clk不稳定时,应该用到异步复位;当clk稳定时,可以用到同步复位。 异步复位:(敏感信号列表中有negedge rst_n) always@(posedge clk or negedge rst_n) if(!rst_n)
Vga练习之动态显示图案 Vga接口应用,并在电脑显示屏上显示 功能:每隔3s变化一次,a~e循环变换 a.全红 b.全白 c.2*2 4部分,分别是:红,蓝,绿,黄 d.3*3 9部分,分别是:红黄蓝绿黑紫白青粉 e.150*100矩形边框,边缘是20宽度的绿色框,其他为白色 分辨率:600*480 VGA支持的规格: 1.水平时序: 分辨率
16位全加器 通过该实验,学习元件例化。 1个16位全加器由4个4位全加器构成; 1个4位全加器由4个1位全加器构成; 1位全加器由两个半加器加上一个或门构成; 一个半加器由门级电路构成。 如下图: 顶层文件: 第二层:1个16位全加器由4个4位全加器构成; 第三层:1个4位全加器由4个1位全加器构成; 第四层:1位全加器由两个半加
MATLAB 进制之间的转换 1. 十进制整数转二进制函数dec2bin 如果已知绝对值小于1的十进制数D,如何转换成B比特的二进制数原码? Dec2bin(round(abs(D)*2^(B-1))+(2^(B-1))*(D<0),B) 2. 十进制整数转换成补码形式的二进制数 Dec2bin(round(D*2^(B-1))
流水灯的简单设计 设计要求:低位点亮一个led,下一个周期,点亮两个led,逐次增加led的个数,全部点亮后的下一个周期,又点亮一个led 该实验需要两个模块,计数器模块和led控制模块 计数器模块:就是一个分频器,频率为2hz,系统时钟为50mhz,50_000_000/2=25_000_000,需要25位计数器。 Led控制模块:控制移位,到达全0时,led
按键控制led 设计要求:通过8个按键分别控制一个led的亮灭。 该实验有两个模块:按键缓存模块和由按键值控制led模块 按键缓存模块:通过二级缓存,将按键值存入key_r1,防止按键时产生的尖峰脉冲影响按键值。 由按键值控制led模块:采用case语句,一一对应控制led的亮灭。 顶层代码: module keyled(clk,
Modelsim脚本语言之Run.do的心得 Run.do是用在modelsim中自动编译仿真,并可以添加波形观察,只需键入“do run.do”即可。 执行run.do脚本 键入“Do run.do”即可 编译vlog Vlog ./keyled.v (keyled.v跟run.do在一个文件根目录下) Ps:1.”./”