写在前面
本文对射频数据转换器（RFSoC RF Data Converter ）进行了简要描述说明，参考了xilinx的PG269的手册第一二三章，用于快速了解RFSoC射频数据转换器的相关特性，接口，以便于后续使用RFSoC射频数据转换器进行开发设计。
简介
RFSoC射频数据转换器IP核提供了一个可配置的封装器，允许RF- DAC和RE-ADC块用于IP集成器设计。
特点
- 多达16个14位RF - DAC
- 第1代/第2代:4个12位二倍频RF-ADC，或4个12位四倍频RF-ADC
- 第3代:2或4个14位二倍频RF-ADC，和/或2或4个14位四倍频RF-ADC
- 支持多个转换器之间的对齐(多片同步(MTS))
- 支持预编程RF-DAC和RF-ADC，用户可以定义关键参数
- RF-ADC和RF-DAC的多个AX14-Stream数据接口
- 单独的AX14-Lite配置接口
- 第1代/第2代:1x(旁路)，2x, 4x, 8x抽取和插值
- 第3代:1x(旁路)，2x, 3x, 4x, 5x, 6x, 8x, 10x, 12x, 16x, 20x, 24x, 40x抽取和插值后的额外的2x插值
- 数字复合混频器和数控振荡器(NCO)
- 正交调制校正(QMC第3代:每个RF-ADC的嵌入式数字步进衰减器(DSA)，每个RF-DAC的可变输出功率(VOP)控制
- 片上时钟系统，包括每个磁片的锁相环
- 第3代:片上时钟分配网络
- 第3代:TDD模式支持省电模式和RX/Obs共享模式
概述
Zynq UltraScale+ RFSoC系列集成了实现完整的软件定义无线电所需的关键子系统，包括直接射频采样数据转换器，在单个高度可编程SoC上实现eCPRI和千兆以太网到射频。
每个RFSoC提供多个射频采样模数转换(RF-ADC)和射频采样数模转换(RF-DAC)数据转换器。该数据转换器具有高精度、高速和节能的特点。两者都是高度可配置的，并与Zynq UltraScale+ RFSoC的可编程逻辑(PL)资源紧密集成。
RF-ADC支持设备依赖的采样率和输入信号频率，具有卓越的动态范围性能。RF-DAC以Zynq UltraScale+ RFSoC定义的速率产生输出载波频率，取决于设备。
射频数据转换器还包括功率高效的数字下转换器(DDCs)和数字上转换器(DUCs)，其中包括可编程插补和抽取率、数字控制振荡器(NCO)和复杂的混频器。DDC和DUCs也支持多频带操作。
RF-ADC和RF-DAC被组织成块，每个块包含一个、两个。或四个RF-ADC或一个、两个或四个RF-DAC。每个片还包括一个带锁相环的块和所有必要的时钟处理逻辑和模拟和数字逻辑的分配路由。
本文描述了Zynq UltraScale+ RFSoC射频数据转换器IP核和软件驱动程序，用于配置数据转换器并实例化它们，以便在设计中使用。
射频数据转换器框图
二倍频和四倍频RF-ADC/RF-DAC片
RF-ADC有两种类型的转换器片，称为二倍频和四倍频转换器片。对于RF-ADC, 二倍频片中的转换器具有不同的最大采样率和相比四倍频片的不同交错因子。
第1代/第3代设备有两种类型转换器片，而第2代设备只包含四倍频RF-ADC的转换器片。四倍频RF-DAC瓦可在第1/第2代设备和二倍频RF-DAC片可在第3代设备;Dual RF-DAC贴片为每个通道有两个专用的DUCs，以支持双频应用。在两种类型的RF-DAC贴片中，转换器之间没有性能差异。
RF-ADC片结构
双RF-ADC片适用于Gen 1/3。
RF-DAC片结构
双RF-DAC片适用于Gen 3。
Single转换片结构 (Gen 3)
Single RF-DAC和RF-ADC片适用于第3代。
子ADC和交错因子
Xilinx使用交错技术来构建RF-ADC。Dual RF-ADC中的每个RF-ADC由8个子ADC组成，Quad RF-ADC中的每个RF-ADC由4个子ADC组成。作为交错因子提到的子ADC的数量是四倍RF-ADC瓦片的4个或双RF-ADC瓦片的8个。交错因子越高，RF-ADC支持的最大采样率越高。
外部时钟输入
在某些设备中，并非所有片都有外部时钟输入。
- 在第1代/第2代设备中，所有片都有一个外部时钟输入。
- 在第3代设备中，所有RF-ADC块都有外部时钟输入。在Quad RF-DAC的块中，所有RF-DAC块都有一个外部时钟输入。如果只有双RF-DAC块存在，则奇数RF-DAC块(RF-DAC块1和3)没有外部时钟输入。
没有外部时钟输入的已启用的片应该配置为从设备上的另一个片的接收时钟。
RF-ADC
有两种类型的RF-ADC片，双RF-ADC和四RF-ADC片。每个片包括一个锁相环和时钟电路。一个片中的所有RF-ADC共享这个公共时钟。
Quad RF-ADC片由四个RF-ADC组成，安排在两对。每个这些转换器可以单独配置为真实的输入信号，或作为一对，为IQ输入信号。下面的图显示了第1代/第2代和第3代四路RF-ADC片的概述。
Quad RF-ADC Tile Overview (Gen 1/Gen 2)
Quad RF-ADC Tile Overview (Gen 3)
双RF-ADC模块由两个RF-ADC组成。这些转换器可以单独配置为真实的输入信号，或作为一对，为I/Q输入信号。下图显示了第1代/第2代和第3代双RF-ADC片的概述。
Dual RF-ADC Tile Overview (Gen 1/Gen 2)
Dual RF-ADC Tile Overview (Gen 1/Gen 2)
RF-ADC特性
配置
- 每片上有四个或两个RF-ADC和一个锁相环
- 第1代/第2代:12位RF-ADC分辨率，具有16位数字信号处理数据通路;每个12位数据流在传递到DDC块之前，在RF-ADC核心的输出处与16位样本msb对齐。
- 第3代:14位RF-ADC分辨率，具有16位数字信号处理数据通路;每个14位数据流在传递到DDC块之前，在RF-ADC核心的输出处与16位样本msb对齐。
- 实现为四个通道(Quad)或两个通道(Dual)(采样率是依赖于设备;
抽选过滤器
- 第1代/第2代:1x(旁路滤波器)，2x, 4x, 8x
- 第3代:1x(旁路滤波器)，2x, 3x, 4x, 5x, 6x, 8x, 10x, 12x, 16x, 20x, 24x, 40x
- 奈奎斯特带宽80%，阻带衰减89 dB
数字复杂混频器
- 全复杂混频器支持RF-ADC的真实或I/Q输入
- 每个RF-ADC的48位数控振荡器(NCO)
- 固定Fs/ 4、Fs/2低频混频模式，其中Fs为采样频率
- 支持I/Q和真实输入信号
单/多波段的灵活性
- 2X band 对一个RF-ADC
- 2X band 对一个 Quad RF-ADC
- 支持真实输入和I/Q输入
可以通过旁路方式访问RF-ADC的全带宽
输入信号幅度阈值:每个RF-ADC有两个可编程阈值标志
内置数字校正外部模拟正交调制器：（支持一个I/Q输入对(两个rf - adc)的增益，相位和偏移校正）
多通道同步的SYSREF输入信号
灵活的AXI4-Stream接口支持广泛的可编程逻辑时钟速率和转换器采样速率
每片电流模式逻辑(CML)时钟输入缓冲器与片上校准100Ω终端;提供RF-ADC采样时钟或为片上锁相环提供参考时钟。
专用高速，高性能，差分输入缓冲器每个RF-ADC与片上校准100Ω终端(片上终端)。
直流耦合RF-ADC输入输出共模参考电压
第3代:数字阶跃衰减器(DSA)、时分双工(TDD)应用中的省电模式、在时分双工(TDD)应用中，RX和观测信道的不同抽取因子和FIFO数据速率。
RF-DAC
在第1代/第2代设备中，每个RF-DAC片由4个RF-DAC组成，可单独配置用于实际输出信号，或作为一对，用于I/Q输出信号生成。在第3代设备中，每个RF-DAC片由两个或四个可以类似配置的RF-DAC组成。每个RF-DAC以一个数据速率运行。RF-DAC块有一个锁相环和一个时钟实例。下面的图显示了第1代/第2代和第3代RF-DAC片的概述。
RF-DAC Overview (Gen 1/Gen 2)
Quad RF-DAC Overview (Gen 3)
Dual RF-DAC Overview (Gen 3)
RF-DAC特性
配置
- 第1代/第2代:每片有四个RF-DAC和一个锁相环
- 第3代:每片有4或2个RF-DAC和一个锁相环
- 14位RF-DAC分辨率，16位数字信号处理路径;数据是msb对齐到16位。
- 设备相关的采样速度;
插值
- 第1代/第2代:1x(旁路滤波器)，2x, 4x, 8x
- 第3代:1x(旁路滤波器)，2x, 3x, 4x, 5x, 6x, 8x, 10x, 12x, 16x, 20x, 24x, 40x;在IMR模式下有一个额外的2x
- 80%通频带，89db阻频带衰减
数字复杂混频器
- 全复杂混频器支持真实或I/Q输出信号到RF-DAC
- 一个RF-DAC对应48位NCO
- 固定Fs/ 4、Fs/2低功耗混频模式
- 支持混合模式RF-DAC功能，使第二个尼奎斯特带的RF-DAC功率最大化
单/多波段的灵活性
- 2X band 对一个RF-DAC
- 2X band 对一个 Quad RF-DAC
- 支持真实输入和I/Q输入
旁路模式下的全奈奎斯特带宽
外部模拟正交调制器的数字校正:支持一个I/Q输出对(2个RF-DAC)的增益、相位和偏移校正。
第1/第2代:第一奈奎斯特区Sinc校正
第3代:第一和第二奈奎斯特区Sinc校正
外部输入信号(SYSREF)用于数据转换通道的多通道同步
每片电流模式逻辑(CML)时钟输入缓冲器与片上校准100Ω终端;提供RF-DAC采样时钟或为片上锁相环提供参考时钟(不适用于奇数双RF-DAC only片)
第1代/第2代:支持20ma或32ma输出功率模式
可变输出功率(VOP)支持全尺寸电流接收器，向下兼容Gen 1和Gen 2d 20/32 mA模式
第3代:时分双工(TDD)应用中单个功能块的节能模式
IP相关说明
Zynq UItraScale+ RFSoC射频数据转换器IP核提供了一种实例化IP集分器Zynq UItraScale+ RFSoC中所有RF- DAC和RF- ADC块的方法。一个IP核实例允许访问设备中的所有转换器。该IP确保所有启用的块都被上电，并且未使用的转换器被禁用。
IP框图
IP Core Overview (Gen 1/Gen 2)：
IP Core Overview (Gen 3) ：
一个RF-ADC块有两个或四个RF-ADC。对于Gen 1/Gen 2设备，一个RF-DAC块有四个RF-ADC;对于第3代设备，一个RF-DAC块可以有两个或四个RF-DAC。转换器的数量和最大采样率取决于设备和包装。每个片中的转换器都是相同类型的。
公用端口
配置接口端口
通过AXI-S进行IP的配置，支持中断输出。
Multi-Tile同步端口
