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发表了文章 2021-09-04
SystemC Tutorial 1 简介
1、SystemC是什么？VHDL、Verilog/SystemVerilog、SystemC是现代集成电路的基本设计语言，是主流硬件描述语言仿真软件如ModelSim、VCS等所并列支持的仿真器自然语言。其中VHDL是第一种基本设计语言，Verilog和基于它发展起来的SystemVerilog是第二种基本设计语言，而SystemC是第三种基本设计语言。SystemC不是一门新语言，而是基于C+
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发表了文章 2021-09-04
SystemC Tutorial 2 Module
模块（Module）模块是SystemC设计中的基本设计单元。模块可以使得设计者将一个复杂的系统分割为一些更小但易于管理的部分。SystemC模块的功能和作用与HDL语言中的模块是类似的。定义的模块也可以像HDL语言一样包含端口、信号、其他模块、处理过程和结构体，这些单元实现用以实现模块的功能。通过端口可以将几个模块连接起来。模块被保存为 .h 文件。如果在一个模块中调用其他模块，只需像C++中引
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发表了文章 2021-09-04
Tutorial 7 TLM2.0-lab1
[https://www.doulos.com/httpswwwdouloscomknowhow/systemc/tlm-20/tutorial-1-sockets-generic-payload-blocking-transport/]1、介绍：需要有SystemC的现有知识。2、模型概念SystemC的TLM重点是通过函数调用方式来实现SC进程间通信。OSCI TLM-2.0实际聚焦在片上存储
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发表了文章 2021-09-03
Tutorial 8 TLM2.0-lab2
1、Response Status of the Generic Payload默认的响应状态属性是：TLM_INCOMPLETE_RESPONSE；意味transaction没有抵达target。如果执行成功，target会设置属性为：TLM_OK_RESPONSE。TLM_ADDRESS_ERROR_RESPONSE：地址越界错误TLM_BYTE_ENABLE_ERROR_RESPONSE：b
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SystemC Tutorial 1 简介
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SystemC Tutorial 2 Module
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Tutorial 7 TLM2.0-lab1
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2021-09-03
Tutorial 8 TLM2.0-lab2
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