一、SR锁存器
双稳态器件是存储器件的基本模块
晶体管->门电路->锁存器->触发器->时序逻辑电路->存储器或各种数字处理器
1.SR锁存器的概念
SR锁存器英文 Set-Reset Latch。
是静态存储单元当中最基本，也是电路结构最简单的 一种，通常由两个或非门或者与非门组成。
2.作用
- 1.缓存
- 2.完成高速的控制器和慢速的外设不同步问题
- 3.解决驱动的问题
- 4.解决一个I/O口既能输出也能输入的问题
缺点：
- 1.电平触发，非同步设计，受布线延迟影响较大，很难保证输出没有毛刺产生。
- 2.latch将静态时序分析变得极为复杂。
定义：
- Q=1 Q'=0为锁存器的1状态
- Q=0 Q'=1为锁存器的0状态
- SD称为置位端或置1输入端
- RD称为复位端或置0输入端
二、电平触发器（Flip-Flop）
1.时钟信号
与锁存器不同在于，它除了置1，置0输入端以外，又增加了一个触发信号输入端。只有当触发信号到来时，触发器才能按照输入的置1，置0信号置成相应的状态，并保持下去，这个触发信号称为时钟信号（CLOCK），记作CLK。
只有当CLK为高电平的时候，传输信号才能触发电路变化，因此将 CLK的这种控制方式称为电平触发方式。
触发信号的方式
- 电平触发
- 边沿触发
- 脉冲触发
2.电平触发的触发器电路结构
CLK = 0时，G3、G4门截止，触发器保持原来状态不变。
CLK = 1时，与SR锁存器工作原理相同
3.带异步置位复位的电平触发器
置为复位作用可参考大佬：数字电路设计——复位信号（异步复位、同步释放）-CSDN博客
简而言之就是将电路强制到一个确定的状态
电平触发方式的动作特点
- 只有当CLK变为有效电平时，触发器才能接受输入信号， 并按照输入信号将触发器的输出置成相应的状态。
- 在CLK=1的全部时间里，S和R状态的变化都可能引起输出状态的改变，在CLK回到0以后，触发器保存的是CLK回到0以前的状态。
- 如果CLK=1期间输入信号多次发生变化，则触发器的状态也会发生多次翻转。
- 这降低了电路的抗干扰能力。
- 在一个时钟脉冲周期里，触发器发生多次翻转的现象叫做空翻。
D触发器（D锁存器）
CMOS传输门组成的电平触发D触发器
半导体存储电路知识点总结-2
