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    如图6.1.3所示,假设倒霉的fpga连接到劣质的时钟源,该时钟源的最小延迟是 1ns,最大延迟是2ns(这时候还不包括 fpga_clk 路径本身的延迟)。结果,右图的时序被产生,亦即 fpga_clk 有时受1ns的min延迟影响,称为 ...
    文章 2013-12-26 629浏览量
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