在 Vivado 中综合wujian100
1. 下载相应的工程
dingding的群文件 wujian100_open_vivado(2018.03)_flow_20191105A.rar
文件结构如下：
分别是 建立工程的 tcl 脚本， xdc 管脚分配和约束， readme文档
2. 放置文件
按照 readme 的说明，
- copy “wujian100_open_timing.xdc” to wujian100_open/fpga/xdc
- copy “wujian100_open_vivado.tcl” to wujian100_open/fpga/vivado
3. 打开 vivado ，运行 tcl 脚本
请自行配置 vivado
运行 wujian100_open_vivado.tcl， 注意文件的位置
4. 导入成功之后就可以 run synthesis 和 run implementation 了，
5. 结果
时长
Package
P&R
Timing
bitstream
6. 备注
印象中出现了违背约束的情况，我是换用了 xc7a200t3b.xdc 这个文件综合的，注意设置 jtag clock routing的约束
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets PAD_JTAG_TCLK_IBUF]看到xdc就能猜到，完整的芯片功能是什么样的了，期待进一步开源。
原文作者：YangWang
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