上个月月底，三星晶圆厂在加州圣克拉拉举办了年度技术论坛，论坛内容包括：关于先进和主流工艺技术路线图的介绍；这些技术节点的IP准备情况；概述几种独特的封装产品；此外，还与IP设计人员和EDA 流程开发人员进行了非正式的小组讨论，介绍了他们最近与三星代工的合作。以下是业务陈述以及小组讨论的亮点（笔者个人意见）。
(10)三星代工的愿景，稍显谦逊。
三星半导体部门已经提供了一段时间的代工服务，主要集中在少数几个大客户。一年前，三星宣布对半导体部门进行重大重组，包括截然不同的三星代工组织结构，和力求增长的重大投资。
三星代工的总裁兼总经理E.S. Jung以非常坦率的方式总结了过去的一年，他表示：“我们宣布了纯代工业务。收到客户反馈后，我们感到自愧不如。我们缺乏技术产品、生产运营和服务。我们致力于在所有这些领域进行改进，我们将专注于技术服务，业务服务和其他服务。”
E.S. Jung在这方面强调的计划很多：例如，与客户进行审计，改进客户入口，在关键应用领域聘请专业人员，与EDA公司和IP提供商建立合作关系（即SAFE，三星先进代工生态系统）。对服务的承诺，加上与客户的合作关系，这肯定非常重要。
(9)通孔
随着摩尔定律的不断演变，器件结构和器件/金属间距光刻技术得到了广泛关注。 降低接触电阻通常很少被注意到，尽管它对单元布局效率有关键影响。在先进技术路线图中，三星代工强调通孔层光刻优化和工艺改进作为提高密度的推动因素——寻求“栅间通孔”设计风格的出现。
(8)扩散隔离和应力工程
另一个新出现的单元布局拓扑是减少单元之间的明显的“扩散隔离( SDB single diffuse break设计)”。
隔离式冗余栅极设计提供光刻均匀性。在先进技术的演示中，三星代工还强调了与虚拟(冗余)栅极相关的“应力工程”，以提高载流子移动性和器件性能。
(7)IP安全性
当天最精彩的一段话来自高级市场营销部的Hong Hao，他在一篇题为“实现互联世界”的演讲中说:“没有安全性就没有安全。”
三星代工已经投资了一系列IP安全性产品，以支持汽车子系统的“EVITA”安全标准，用于互联网汽车：http://www.evita-project.org/
除了ISO26262和AEC-Q100设计验证和资格要求以外，EVITA标准也将成为汽车工程师的通用语言。
2018年，三星代工将为物联网应用提供一个类似的IP安全性平台，例如安全处理单元、加密单元、信任单元。
(6)FD-SOI技术改进
三星代工厂开始专注于他们的FD-SOI技术路线图。28 FD-SOI节点已经开始进入了大批量生产阶段。据逻辑处理架构高级副总裁SD Kwon称：“目前HVM有17种产品。”
对于28FDS有两项重大改进：
a)基于5G毫米波通信应用的RF器件模型的表征/验证
fmax > 400GHz, 110GHz 高频器件特性描述，RVT/LVT器件
2018年客户产品的流片
b)2018年的嵌入式MRAM产品
工艺验证测试正在进行中：HTS，HTOL
数据存储测试（115摄氏度，1000小时）
耐久性测试（105摄氏度，1M周期）
此外，还推出了28FD-SOI的后续产品——18FDS。
18FD-SOI v0.1 PDK(product design kits 产品开发包)将于2018年9月上市，v1.0 PDK将于2019年5月上市，v1.2 PDK将于2019年12月上市（支持eMRAM）。工作电压将从28FD-SOI的1.0V降至18FD-SOI的0.8V。
与28FD-SOI相比，18FD-SOI节点性能提升22％，功率降低37％，面积减小35％。超低漏电与超低Vt阈值电压器件可供选择。与28FD-SOI一样，拥有RF器件特性描述和eMRAM支持。该节点利用成熟的14nm FinFET节点中现有的BEOL后段光刻和工艺模块。
(5) AiP
此外，为了支持5G毫米波产品的预期需求，三星代工在关于先进封装的介绍中强调，将会提供“封装天线（AiP）”产品。
(4)先进技术路线图
三星代工公司提出了一个二维路线图——见下图。
一个轴表示通过单元设计、（增量）器件，以及升级光刻来实现设计规则与PPA（power，performance，area）收益兼容。对于寻求特定功率、性能或面积收益的客户，将拥有附加的技术选项。单元库中，单元高度的nFET / pFET鳍的数量可能减少，以便在连续的节点中实现更高的密度。以及针对某些节点引入ULVT超低阈值Vt器件。
另一个轴是创新进展，包括分代光刻(光刻技术发展节点)和器件工程增强(稍后详细介绍)。
三星代工正在寻求的另一个技术选择是“近Vt”单元库的资格。14LPC的工作电压为0.4V, 10LPP为0.35V。
(个人评论——对于近Vt的操作，我不确定关于寄生参数提取和减少、延迟计算、噪声分析，以及延迟方法的噪声影响这些综合分析方法是否已经准备就绪……这肯定值得进一步研究。）
(3) FO-PLP packaging
FanOut-Wafer-Level技术（FO-WLP）对于希望实现高引脚数芯片，以及将多个裸片集成在低成本、小尺寸封装中的设计人员而言是一个福音。衬底片托盘用于裸片（面朝下）连接，然后封装在背面成型化合物中。衬底片托盘分离之后，将有模具和模塑复合材料的替代晶片进行进一步加工。
三星代工已经采用了这种技术，以提供显著的吞吐量（生产率）和成本改善。封装发展部门副总裁Dae-Woo Kim解释说：“我们认识到，用于FO-WLP的晶圆级衬底在晶圆周围是低效的。我们已经修改了工艺流程，引入面板基板，这就是我们称之为FO-PLP的产品。”
创新常常来自于回顾最基本的概念。FO-PLP批量生产已经开始。
(2) 7LPP and EUV
如果你一直关注EUV进展的文章，你可能会意识到三星代工决定全力为7nm节点部署EUV光刻技术。7LPP节点的亮点是：
制造吞吐量（生产率）：2019年WPD每日产出达到1300，具有250W EUV光源（持续稳定）
与10FF相比，面积减小46%，性能提升17%，功率降低48%。
可用的两个SC库：7.5T（3 nFET / 3 pFET鳍片）和6.75T（2/2）
有一些关于7LPP的非常有趣的评论，我认为值得一提。
“7LPP设计规则降低了设计复杂度……这就像回到未来……它与28nm一样易用。”（IP设计人员）
“我们的OPC预测建模精度得到了极大的提高......我们看到的光刻缺陷非常少。”（三星代工）
我没有过多考虑（广泛部署）EUV工艺的掩模数据生成和优化的相对困难。我发现有趣的是，光刻仿真的准确性显著提高。
(1) 3GAAE
以我浅见，论坛的最大新闻是引入基于纳米片的3nm环绕式闸极GAA技术的非常激进的时间表。
E.S. Jung表示：“我们正在拉动3nm节点的引入。最初的PDK将于明年推出。”
3nmGAAE的（初步）规格如下：
1.2倍相比于7LPP的性能
0.5倍相比于7LPP的功率
GAA环绕式闸极结构的栅极静电的独特性质提供了近乎完美的亚阈值特性。
“我们期待堆叠纳米薄片器件的设计灵活性，从FinFET时代的器件宽度量子化转变过来。”（IP设计人员）
杂项
其他值得一提之处：
“我原本以为FD-SOI将成为单节点解决方案……三星代工显然正在将这一技术引入市场。”（EDA提供商）
“为7LPP追求EUV的决定是一个大胆的举动。根据今天发布的路线图——尤其是3nm GAAE——三星代工将继续积极进取。”（EDA提供商）
“我们将为适合新兴应用市场的技术提供所需的IP，从112Gbps网络和GDDR6内存带宽的高性能器件，到针对功率敏感的产品所适用的超低漏电器件。此外，我们将继续专注于符合安全性要求的IP产品。”（三星代工）
摩尔定律终结了吗？还没有。
原文发布时间为：2018-06-7
本文作者：semiwiki
