实验四 时序逻辑电路的VHDL设计-阿里云开发者社区

开发者社区> 云计算> 正文
登录阅读全文

实验四 时序逻辑电路的VHDL设计

简介:

一、实验目的

熟悉QuartusVHDL文本设计过程,学习简单时序逻辑电路的设计、仿真和测试方法。

二、实验

1. 基本命题

VHDL文本设计触发器,触发器的类型可任选一种。给出程序设计、仿真分析、硬件测试及详细实验过程。

① 实验原理

由数电知识可知,D触发器由输入的时钟信号(CLK)、数据输入口(D)和数据输出(Q)构成。本程序通过进程监视CLKD\,当CLK为上升沿的时候,将D赋值给Q,要完成这个赋值操作,必须再借助一个信号S来进行值的传递。

② 程序设计

clip_image001

③ 仿真分析

仿真预测:输入一组波形,当且仅当CLK为上升沿的时候,Q输出D的值;否则,Q保持原值不变。

clip_image003

1  D触发器仿真波形图

    结论:仿真的结果与仿真预测一致。

④ 硬件测试

我们通过将输出Q设为为灯泡(D1)按键1D按键2CLK

2-1  D触发器在GWAC6板上目标芯片EP1C6Q240C8的引脚锁定信息

端口名称

端口符号

GWAC6板输入输出元件

GWAC6板接口

目标器件引脚

备注

 输入D

D

1

PIO0

233

模式No.5

 CLK

CLK

2

PIO1

234

输出Q

Q

D1

P108

1

如表2-1所示完成元件D触发器与实验板引脚的绑定。如图2所示

clip_image004

2  D触发器与实验板引脚的绑定

 

2. 扩展命题

将设计的触发器看成是一个元件,利用元件例化语句设计如图4-1所示4D透明锁存器。给出程序设计、仿真分析、硬件测试及详细实验过程。

clip_image006

3 4D透明锁存器

① 实验原理

    依据我们将所有触发器的时钟输入端接入同一个时钟,将第一个触发器的输入端接入D0输入,第一个触发器输出Q0接入Q0。其他的D触发器按照第一个触发器的接法,按输入、输出口下标的递增顺序与对应的输入、输出总线相连。根据锁存器的特性,在程序设计中,我们通过监视CLK的电平,当CLK为高电平时,将输入原样输出;否则保持输出状态。

② 程序设计

clip_image008

③ 仿真分析

仿真预测:输入一组波形,当且仅当BCLK为高电平的时候,BQ输出BD的值;否则,BQ输出高阻态。

clip_image010

4  4D透明锁存器仿真波形图

   实验原理:为了让实验的效果明显,我们取的BCLK周期为BD的两倍。

    结论:仿真的结果与仿真预测一致。

④ 硬件测试

我们通过将BD1)、BD2)、BD3)、BD4设为按键1234D1,D2,D3,D4BQ(1)BQ(2)BQ(3)BQ(4),CLK设置为按键5

2-2  4D透明锁存器GWAC6板上目标芯片EP1C6Q240C8的引脚锁定信息

端口名称

端口符号

GWAC6板输入输出元件

GWAC6板接口

目标器件引脚

备注

 输入D

BD

1,2,3,4,

PIO0PIO1PIO2PIO3

233,234,235,236

模式No.5

 CLK

BCLK

5

PIO4

237

输出Q

BQ

D1

P108,P109P110P111

1,2,3,4

如表1-1所示完成元件4D透明锁存器与实验板引脚的绑定。如图5所示

clip_image012

5  4D透明锁存器与实验板引脚的绑定

本文转自陈哈哈博客园博客,原文链接http://www.cnblogs.com/kissazi2/p/3175456.html如需转载请自行联系原作者

kissazi2

版权声明:本文内容由阿里云实名注册用户自发贡献,版权归原作者所有,阿里云开发者社区不拥有其著作权,亦不承担相应法律责任。具体规则请查看《阿里云开发者社区用户服务协议》和《阿里云开发者社区知识产权保护指引》。如果您发现本社区中有涉嫌抄袭的内容,填写侵权投诉表单进行举报,一经查实,本社区将立刻删除涉嫌侵权内容。

分享:
云计算
使用钉钉扫一扫加入圈子
+ 订阅

时时分享云计算技术内容,助您降低 IT 成本,提升运维效率,使您更专注于核心业务创新。

其他文章
最新文章
相关文章