实验四 时序逻辑电路的VHDL设计

简介:

一、实验目的

熟悉QuartusVHDL文本设计过程,学习简单时序逻辑电路的设计、仿真和测试方法。

二、实验

1. 基本命题

VHDL文本设计触发器,触发器的类型可任选一种。给出程序设计、仿真分析、硬件测试及详细实验过程。

① 实验原理

由数电知识可知,D触发器由输入的时钟信号(CLK)、数据输入口(D)和数据输出(Q)构成。本程序通过进程监视CLKD\,当CLK为上升沿的时候,将D赋值给Q,要完成这个赋值操作,必须再借助一个信号S来进行值的传递。

② 程序设计

clip_image001

③ 仿真分析

仿真预测:输入一组波形,当且仅当CLK为上升沿的时候,Q输出D的值;否则,Q保持原值不变。

clip_image003

1  D触发器仿真波形图

    结论:仿真的结果与仿真预测一致。

④ 硬件测试

我们通过将输出Q设为为灯泡(D1)按键1D按键2CLK

2-1  D触发器在GWAC6板上目标芯片EP1C6Q240C8的引脚锁定信息

端口名称

端口符号

GWAC6板输入输出元件

GWAC6板接口

目标器件引脚

备注

 输入D

D

1

PIO0

233

模式No.5

 CLK

CLK

2

PIO1

234

输出Q

Q

D1

P108

1

如表2-1所示完成元件D触发器与实验板引脚的绑定。如图2所示

clip_image004

2  D触发器与实验板引脚的绑定

 

2. 扩展命题

将设计的触发器看成是一个元件,利用元件例化语句设计如图4-1所示4D透明锁存器。给出程序设计、仿真分析、硬件测试及详细实验过程。

clip_image006

3 4D透明锁存器

① 实验原理

    依据我们将所有触发器的时钟输入端接入同一个时钟,将第一个触发器的输入端接入D0输入,第一个触发器输出Q0接入Q0。其他的D触发器按照第一个触发器的接法,按输入、输出口下标的递增顺序与对应的输入、输出总线相连。根据锁存器的特性,在程序设计中,我们通过监视CLK的电平,当CLK为高电平时,将输入原样输出;否则保持输出状态。

② 程序设计

clip_image008

③ 仿真分析

仿真预测:输入一组波形,当且仅当BCLK为高电平的时候,BQ输出BD的值;否则,BQ输出高阻态。

clip_image010

4  4D透明锁存器仿真波形图

   实验原理:为了让实验的效果明显,我们取的BCLK周期为BD的两倍。

    结论:仿真的结果与仿真预测一致。

④ 硬件测试

我们通过将BD1)、BD2)、BD3)、BD4设为按键1234D1,D2,D3,D4BQ(1)BQ(2)BQ(3)BQ(4),CLK设置为按键5

2-2  4D透明锁存器GWAC6板上目标芯片EP1C6Q240C8的引脚锁定信息

端口名称

端口符号

GWAC6板输入输出元件

GWAC6板接口

目标器件引脚

备注

 输入D

BD

1,2,3,4,

PIO0PIO1PIO2PIO3

233,234,235,236

模式No.5

 CLK

BCLK

5

PIO4

237

输出Q

BQ

D1

P108,P109P110P111

1,2,3,4

如表1-1所示完成元件4D透明锁存器与实验板引脚的绑定。如图5所示

clip_image012

5  4D透明锁存器与实验板引脚的绑定

本文转自陈哈哈博客园博客,原文链接 http://www.cnblogs.com/kissazi2/p/3175456.html如需转载请自行联系原作者

kissazi2
相关文章
|
存储 数据采集
时序逻辑电路的应用及其作用
一、什么时序逻辑电路 时序逻辑电路是一种电子电路,用于处理和存储时序信息。它通过使用时钟信号来控制电路的行为,以实现特定的功能。 时序逻辑电路通常由触发器和组合逻辑电路组成。触发器是一种存储器件,可以存储和传递电信号。组合逻辑电路则根据输入信号的组合产生输出信号。 时序逻辑电路的行为是根据时钟信号的变化来确定的。时钟信号是一个周期性的信号,用于同步电路的操作。在每个时钟周期中,电路根据输入信号和当前状态来计算输出信号,并在时钟信号的上升沿或下降沿时更新状态。 时序逻辑电路可以用于实现各种功能,如计数器、状态机、时序控制器等。它在数字系统中起着重要的作用,用于处理时序信息和控制电路的行为。 二、
822 0
|
8月前
|
算法 数据安全/隐私保护 异构计算
基于FPGA的MSK调制解调系统verilog开发,包含testbench,同步模块,高斯信道模拟模块,误码率统计模块
升级版FPGA MSK调制解调系统集成AWGN信道模型,支持在Vivado 2019.2中设置不同SNR仿真误码率。示例SNR值从0到15,结果展示解调质量随SNR提升。MATLAB仿真验证了MSK性能,图片显示了仿真结果。 ### 理论概要 研究聚焦于软件无线电中的MSK调制解调,利用Verilog实现。MSK是一种相位连续、恒包络的二进制调制技术,优点包括频谱效率高。系统采用无核设计,关键模块包括调制器、解调器和误码检测。复位、输入数据、中频信号等关键信号通过Verilog描述,并通过Chipscope在线观察。
155 6
基于FPGA的MSK调制解调系统verilog开发,包含testbench,同步模块,高斯信道模拟模块,误码率统计模块
|
芯片 异构计算
第三章 硬件描述语言verilog(三)功能描述-时序逻辑
第三章 硬件描述语言verilog(三)功能描述-时序逻辑
316 0
第三章 硬件描述语言verilog(三)功能描述-时序逻辑
|
存储
58【数字电路】数字电路的学习核心
【数字电路】数字电路的学习核心
181 0
基于Verilog HDL与虚拟实验平台的计算机组成与CPU实验第九章:多功能运算电路
基于Verilog HDL与虚拟实验平台的计算机组成与CPU实验第九章:多功能运算电路
221 0
基于Verilog HDL与虚拟实验平台的计算机组成与CPU实验第九章:多功能运算电路
|
人工智能 BI C语言
5.2.1_电路的基本原理、加法器设计
计算机组成原理之电路的基本原理、加法器设计
375 0
5.2.1_电路的基本原理、加法器设计
|
算法 异构计算
Verilog HDL行为级建模
⭐本专栏针对FPGA进行入门学习,从数电中常见的逻辑代数讲起,结合Verilog HDL语言学习与仿真,主要对组合逻辑电路与时序逻辑电路进行分析与设计,对状态机FSM进行剖析与建模。
124 0
Verilog HDL行为级建模
Verilog 时序控制
Verilog 提供了 2 大类时序控制方法:时延控制和事件控制。事件控制主要分为边沿触发事件控制与电平敏感事件控制。
169 0
|
异构计算
第三章 硬件描述语言verilog(二) 功能描述-组合逻辑(中)
第三章 硬件描述语言verilog(二) 功能描述-组合逻辑
353 0
第三章 硬件描述语言verilog(二) 功能描述-组合逻辑(中)