1.算法仿真效果
本文是之前写的文章:
《基于FPGA的4ASK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR》
的硬件测试版本。
在系统在仿真版本基础上增加了ila在线数据采集模块，vio在线SNR设置模块，数据源模块。硬件ila测试结果如下：（完整代码运行后无水印）：
VIO设置SNR=15db
VIO设置SNR=25db
硬件测试操作步骤可参考程序配套的操作视频。
2.算法涉及理论知识概要
在现代通信系统中，数字调制技术被广泛应用于无线通信、卫星通信以及有线通信等领域。其中，振幅键控（Amplitude Shift Keying, ASK）是一种简单的数字调制方式，通过改变载波信号的幅度来表示不同的数据位。四进制振幅键控（4-ASK）是ASK的一种扩展形式，它使用四个不同的幅度等级来传输两个比特的信息。
基于FPGA的4ASK调制解调系统结合了数字信号处理的灵活性与硬件实现的高效性，适用于多种通信场景。通过对调制解调原理的深入理解及FPGA平台的有效利用，可以构建出高性能且具有较强适应性的通信系统。
AI 代码解读
3.Verilog核心程序
````timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 2024/12/09 20:40:14
// Design Name:
// Module Name: tops_hdw
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//
module tops_hdw(
input i_clk,
input i_rst,
output reg [3:0] led
);
wire[1:0] o_msg;
//产生模拟测试数据
signal signal_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.o_bits(o_msg)
);
//设置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (
.clk(i_clk), // input wire clk
.probe_out0(o_SNR) // output wire [7 : 0] probe_out0
);
wire signed[15:0]o_4ask;
wire signed[15:0]o_4ask_Rn;
wire signed[31:0]o_de_4askf;
wire [1:0]o_bits;
wire signed[31:0]o_error_num;
wire signed[31:0]o_total_num;
ASK4 uut(
.i_clk(i_clk),
.i_rst(~i_rst),
.i_bits(o_msg),
.i_SNR(o_SNR),
.o_4ask(o_4ask),
.o_4ask_Rn(o_4ask_Rn),
.o_de_4ask(),
.o_de_4askf(o_de_4askf),
.o_bits(o_bits),
.o_error_num(o_error_num),
.o_total_num(o_total_num)
);
//ila篇内测试分析模块
ila_0 ila_u (
.clk(i_clk), // input wire clk
.probe0({
o_SNR,o_msg,o_4ask,o_4ask_Rn,o_de_4askf[27:12],//8
o_bits,
o_error_num,o_total_num//64
})
);
endmodule
```
