【FPGA】高云FPGA之IP核的使用-＞PLL锁相环（二）-阿里云开发者社区

【FPGA】高云FPGA之IP核的使用-＞PLL锁相环（二）

2024-04-01 36

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简介： 【FPGA】高云FPGA之IP核的使用-＞PLL锁相环

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创建我们的modsim文件进行时序查看，这里需要注意我们需要吧IP核生成的文件也添加进仿真工程编译

库这边需要选择安装时编译的高云库

然后我们查看波形

可以看到波形满足我们时序要求跟我们设定的频率在运行；

5、布局布线

当我们的IO可以开始分配了我们首先需要分配IO，如果当前还没到IO分配的时候我们可以将IO分配放在最后，当IO分配完成后我们就可以通过软件进行布局布线，在芯片内部生成芯片电路

6、时序仿真

时序仿真也称为布局布线后仿真，是指电路已经映射到特定的工艺环境以后，综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定时序条件下满足设计构想的过程，能较好地反映芯片的实际工作情况，当时序仿真不通过的时候可能还会设计到时序约束的一个过程（在比较复杂的设计中也需要用到）；这个在上一个步骤（功能仿真中）我们已经完成了时序仿真的波形查看

7、IO分配以及配置文件（bit流文件）的生成

如果在布局布线时未进行IO分配在该步骤进行IO分配并生成BIT流文件，这里我们直接查看小梅哥给出的excel文档，填写我们需要输出的时钟引脚；

//Copyright (C)2014-2023 Gowin Semiconductor Corporation.
//All rights reserved. 
//File Title: Physical Constraints file
//Tool Version: V1.9.9 (64-bit)
//Part Number: GW5A-LV25UG324C2/I1
//Device: GW5A-25
//Device Version: A
//Created Time: Fri 02 02 09:37:52 2024
IO_LOC "clk_out_100m" C17;
IO_PORT "clk_out_100m" PULL_MODE=NONE DRIVE=8 BANK_VCCIO=3.3;
IO_LOC "clk_out_75m" G14;
IO_PORT "clk_out_75m" PULL_MODE=NONE DRIVE=8 BANK_VCCIO=3.3;
IO_LOC "clk_out_25m" F14;
IO_PORT "clk_out_25m" PULL_MODE=NONE DRIVE=8 BANK_VCCIO=3.3;
IO_LOC "clk_out_10m" C18;
IO_PORT "clk_out_10m" PULL_MODE=NONE DRIVE=8 BANK_VCCIO=3.3;
IO_LOC "clk_in_50m" T9;
IO_PORT "clk_in_50m" PULL_MODE=NONE BANK_VCCIO=3.3;