写在前面：本章的目的是让你理解与门、或门和非门的行为，并使用 Verilog 语言实现多输入与门、或门和非门。在生成输入信号之后，你需要通过模拟来验证这些门的操作，并使用 FPGA 来验证 Verilog 实现的电路的行为。
0x00 引入：与门、或门与非门
构成数字系统电路的最基本元素，以集成电路的形式实现逻辑代数中0和1的运算，作为这些逻辑代数基础的门有与门、或门、非门等，它们的组合可以生成多种形式的门。
0x01 与门（AND）
接收两个或多个输入信号的门，所有信号都必须是高信号才能输出高信号，除此之外还必须输出低信号。布尔表达式中的乘法表示如下：
0x02 或门（OR）
接收两个或多个信号，其中一个信号在高信号时输出高值，在没有高信号
