写在前面：本章将对 Verilog 进行简要介绍，并对其基本特性进行讲解说明。之后，我们将按步骤演示如何使用 Vivado 创建简单项目。手动实践部分将根据我们提供的 .v 和 .tb 代码，跟着步骤跑出 Simulation 结果即可。
Ⅰ. Verilog 基础速览
0x00 什么是 Verilog
HDL（Hardware Description Language），硬件描述语言。
Verilog 是一种用于描述电子系统的硬件描述语言（HDL）。它可以用来描述数字系统的结构和行为，并可以用于系统设计、模拟和综合。Verilog 最初是在 1984 年开发的，现在是电子设计自动化行业中使用最广泛的 HDL 之一。
Verilog 作为一种语言，它可以用于多种用途，包括电路设计、验证和实现。它具有类似于 C 语言的语法，因此用户可以轻松访问它。if 和 while 等控制结构相同，输出例程和运算符也相同差不多一样。与 C 语言这些语言不同，硬件描述语言的语法和含义描述了时间和并发性。还有就是的开头和结尾没有花括号，而是用 Begin 和 End 来区分。
0x01 Verilog 模块
module 模块名(端口列表) ; port 声明 reg 声明 wire 声明 parameter 声明 子模块实例 初识Gate always、initial assign function, task 定义 functi
