MOTOROLA MVME147S-1 退出逻辑设计到发布记分板
通过在发布逻辑中包括存储器或寄存器访问，也可以将退出逻辑设计到发布记分板或Tomasulo队列中。6
无序控制器需要特殊的设计特征来处理中断。当有几条指令正在执行时，并不清楚中断发生在指令流的哪个位置。对于输入和输出中断，几乎任何解决方案都有效。然而，当计算机有虚拟内存时，就会发生中断，表明内存访问失败。这种存储器访问必须与确切的指令和确切的处理器状态相关联，以便处理器的状态可以被中断保存和恢复。通常的解决方案是保存寄存器的副本，直到存储器访问完成。6
此外，乱序CPU甚至有更多的分支停滞问题，因为它们每个时钟周期可以完成几个指令，并且通常在不同的进度阶段有许多指令。因此，这些控制单元可能使用流水线处理器使用的所有解决方案
通过在发布逻辑中包括存储器或寄存器访问，也可以将退出逻辑设计到发布记分板或Tomasulo队列中。6
无序控制器需要特殊的设计特征来处理中断。当有几条指令正在执行时，并不清楚中断发生在指令流的哪个位置。对于输入和输出中断，几乎任何解决方案都有效。然而，当计算机有虚拟内存时，就会发生中断，表明内存访问失败。这种存储器访问必须与确切的指令和确切的处理器状态相关联，以便处理器的状态可以被中断保存和恢复。通常的解决方案是保存寄存器的副本，直到存储器访问完成。6
此外，乱序CPU甚至有更多的分支停滞问题，因为它们每个时钟周期可以完成几个指令，并且通常在不同的进度阶段有许多指令。因此，这些控制单元可能使用流水线处理器使用的所有解决方案
