1单选(2分)

2-4译码器有____位输入，位输出，在输出的所有位中，只有其中1位有效，通常在计算机里用作, 有一些译码器设有一个和多个使能控制输入端，又成为片选端，用来控制允许译码或禁止译码。

A.2，4，地址译码器

B.2，4，地址编码器

C.4，2，地址译码器

D.4，2，地址编码器

正确答案：A

2单选(2分)

‎4-2编码器有____位输入，位输出，例如在计算机里用于响应中断请求的，可以用if-else, ____等语句描述。

A.

4，2，BCD编码器，case

B.

4，2，优先级编码器，casez

C.

2，4，BCD编码器，case

D.

2，4，优先级编码器，case

正确答案：B

3填空(2分)

‍具有“翻译”功能的任意编码转换器有时候也称为译码器，这种电路能将输入二进制代码的各种状态，翻译成对应的输出信号。七段译码器是一种将输入转换为七段数码显示码输出的编码转换器，写出显示数字2，8，P，L的段码，例如，0的七段显示码为 0111111，从左到右分别表示七段数码管的g,f,e,d,c,b,a。

2的七段显示码为______;

得分/总分

1011011

正确答案：1011011

4填空(2分)

‍例如，0的七段显示码为 0111111，从左到右分别表示七段数码管的g,f,e,d,c,b,a,

8的七段显示码为______.‏

得分/总分

1111111

2.00/2.00

正确答案：1111111

5填空(2分)

‏例如，0的七段显示码为 0111111，从左到右分别表示七段数码管的g,f,e,d,c,b,a,

P的七段显示码为______.

得分/总分

1110011

2.00/2.00

正确答案：1110011

6填空(2分)

‌例如，0的七段显示码为 0111111，从左到右分别表示七段数码管的g,f,e,d,c,b,a,

L的七段显示码为______。‍

得分/总分

0111000

2.00/2.00

正确答案：0111000

7填空(2分)

‍用Verilog HDL 参数化设计的方法描述一个SIZE位的三态缓冲器

module Buffer # (parameter SIZE=4) 
 ( output [SIZE-1:0] Dout, 
input[SIZE-1:0] Din, 
  input En ); 
  assign Dout = En ? Din : ________; 
 endmodule

得分/总分

正确答案：{SIZE{1’bz}}

8填空(2分)

‌使用名称映射方式，将上题中的三态缓冲器Buffer在TOP模块中进行实例化

module TOP 
 ( output [7:0] out, 
 input [7:0] F, 
  input en ); 
  Buffer #(.SIZE(____)) buf (.En(____),.Din(____),.Dout(____)); 
 endmodule 

注意，答案之间用#隔开，例如1#en#out#F

得分/总分

8#en#F#out

正确答案：8#en#F#out

实验代码

`default_nettype none 
module SevenSegDecode
(input logic [3:0] iData,
output logic [7:0] oSeg
);
always_comb
 begin 
  case(iData)
   4'h0:oSeg=8'b11000000;
  4'h1:oSeg=8'b11111001;
  4'h2:oSeg=8'b10100100;
  4'h3:oSeg=8'b10110000;
  4'h4:oSeg=8'b10011001;
  4'h5:oSeg=8'b10010010;
  4'h6:oSeg=8'b10000010;
  4'h7:oSeg=8'b11111000;
  4'h8:oSeg=8'b10000000;
  4'h9:oSeg=8'b10010000;
  4'hA:oSeg=8'b10001000;
  4'hB:oSeg=8'b10000011;
  4'hC:oSeg=8'b11000110;
  4'hD:oSeg=8'b10100001;
  4'hE:oSeg=8'b10000110;
  4'hF:oSeg=8'b10001110;
default:oSeg=8'bx;
endcase
end
endmodule