一、填空题(1*15分)

二、选择题（2*5分）

1. 下列器件中，不属于组合逻辑电路的是(___)

A编码器 B译码器 C移位寄存器 D多路选择器

2. 下列PLD器件中与阵列和或阵列都可编程的是(___)

A.PLA B.PAL C.普通型GAL D.PROM

3. 关于逻辑函数(A,B,C)=AB+AC+BC的竞争与险象说法正确的是(___)

A变量B存在竞争条件

B变量A存在竞争条件，但不会产生险象

C变量C存在竞争条件

D变量A存在竞争条件，会产生0型险象

4. 以下关于VHDL语言的描述不正确的是(___)

A.完整的VHDL描述包含库、程序包、实体、结构体、配置五个部分，但仅有实体和结构体是必需的。

B.实体部分仅描述电路的对外接口，不描述电路的具体功能。

C.结构体部分用于描述电路的具体功能，结构体与实体存在一一对应关系。

D.结构体有数据流描述、行为描述、结构描述和混合描述4种描述方法。

5. JK触发器按图方式连接，其次态方程为(___)

三、化简(2*8分)

四、计数器(2*8分)

分析如图的可变进制计数器，完成下列问题

1.试分析当控制变量A为0和1时电路实现的各式多少进制计数器，要求给出分析过程。

2.用74LS161设计一个可逆计数器，当控制变量A=0时按6进制计数，A=1时按12进制计数。

五、组合逻辑(5*4分)

分析图示组合逻辑电路，说明其实现功能

1.写出电路的输出表达式，说明其实现的功能

2.用74LS138译码器和与非门实现该电路功能。

3.用四路MUX实现该电路的功能，选择A、B接选择器的地址端。

4.用PLA实现该电路功能，画出阵列图。

六、时序逻辑（15分）

七、VHDL（8分）

用VHDL语言描述下图所示的状态图，请将程序中的状态转移进程和输出进程补充完整。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity sequence_detector is
  port(clk,x,RD:in std_logic;
    Z:out std_logic);
end sequence_detector;
architecture one of sequence_detector is
type state_type is (A,B,C);
signal state:state_type;
begin
  process (clk,RD)
  begin

.

.

.

…把状态转移进程补充完整。

end process;
output_p:process(state)
  begin

.

.

.

…把输出转移进程补充完整

end process;
end one;