FPGA 8-3译码器(一)

简介: FPGA 8-3译码器(一)

实验目的


**·学习使用Verilog HDL描述数字逻辑电路与系统的方法;**
**·了解并掌握采用可编程逻辑器件实现数字电路与系统的方法;**
**·学习并掌握采用Vivado软件开发可编程器件的过程;**


实验任务与验收要求


**·**使用Vivado软件设计、仿真、下载实现8 线-3 线优先编码器
**·**将要求1中Verilog语言采取三种方式分别实现;
**·**实现文字显示器,并能够显示HELLO,HI,HAHA,HEHE。


设计平台


嵌入式软件:Vivado 2018.1



硬件平台:Nexys4


开发板外观如下图


Nexys4可用资源如下图:

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