vivado版本为2016.4，开发板为zynq，FPGA为xc7z010clg400-2
1.打开vivado至初始页面，如果新建工程则点击create new project，打开工程则点击open project，与ISE基本一致
2.点击create new project，选择名称和路径，next
3.选择工程类型，选择的是RTL，并且选择不在此时加入.v文件
4.选择FPGA型号
5.之后进入工作界面
Flow Navigator：流程引导，包括在设计中的流程如仿真分析综合实现产生bit流等；
Sources： 工程源文件，报错工程文件约束文件仿真文件等
Source File Properties：对象的属性
Project Summary：工程信息，排列文件显示区域
Design Runs：显示操作工程中的提示信息、警告和错误，也包含tcl命令台
点击project setting可以对工程进行修改
6.加入源文件，点击project manager里source的“文件+”，加入文件
可加入的文件主要分为以下几个类别：
create constraints：约束文件
create design sources：设计文件
create simulation sources：仿真文件
create DSP sources：DSP
block design sources：这个没用过
exiting IP：已经存在的IP核
加入设计文件和仿真文件
7.仿真波形，点击左侧的run simulation即可看到仿真波形
8.加入约束文件
对于本次工程只需要加入io管脚约束，ISE中使用的是ucf文件而vivado使用的是xdc文件
简单而言可以将ucf中的
NET "out" LOC = M14 | IOSTANDARD=LVCMOS33;
转化为如下形式
set_property PACKAGE_PIN M14 [get_ports out] set_property IOSTANDARD LVCMOS33 [get_ports out]
完成xdc文件后添加进工程
9.接下来可以一步一步的综合实现也可以直接点击产生码流，分步的话容易查错。
直接点击generate bitstream等待完成，之后修改错误直至成功产生
查看报告
10.烧录文件，点击工具栏flow中的open hardware manager进入烧录界面，连接开发板后点击open target自动连接，即可找到开发板
11.在开发板上右键program device即可烧写文件观察效果。
