Verilog语法入门(八)D触发器加复位

简介: Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language),以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言,都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司(该公司于1989年被Cadence公司收购)开发。两种HDL均为IEEE标准。

D触发器加复位

moduleflopr(inputclk,
inputreset,
input[3:0]d,
inputreg[3:0]q);
always@(posedgeclk)if(reset)q <=4'b0;
elseq <=d;
endmodule// 同步复位 :复位只能发生在在clk信号的上升沿,若clk信号出现问题,则无法进行复位。
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