三态门
moduletristate(input[3:0]a, inputen, output[3:0]y); assignyena : 4'bz
// z ：高阻态，verilog中，信号共有4种状态"0、1、x、z"，分别表示低电平、高电平、不确定态和高阻态。对于没有进行初始化的信号，一般处于不确定态（x），高阻态表示该信号没有被其他信号驱动，经常用于有多个驱动源的总线型数据上
// 4'bz :数据格式，表示该信号为4bit位宽，用二进制方式表示，对于数据格式的进一步说明，可见下表
// wire ：线网型数据类型，verilog语法中的一种主要数据类型，用于表示线网型信号，与实际电路中的信号连线相对应
// wire是verilog中的默认数据类型，此例中的输入输出信号没有指定数据类型，则默认为wire型
// 除wire外，另外一种主要数据类型为reg，表示寄存器类型数据
