Verilog语法入门(二)多bit逻辑门

简介: Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language),以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言,都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司(该公司于1989年被Cadence公司收购)开发。两种HDL均为IEEE标准。

多bit逻辑门.

// [3:0]:表征该信号的位宽,实例中是推荐写法,[0:3]、[4:1]等写法也是合法的// 代码注释://、/* */ ,增加代码可读性,//为单行注释,/* */为多行注释modulegates(input[3:0]a,
input[3:0]b,
output[3:0]y1,
output[3:0]y2,
output[3:0]y3,
output[3:0]y4,
output[3:0]y5);
assigny1=a&b;
assigny2=a|b;
assigny3=a^b;
assigny4=~(a&b);
assigny5=~(a|b);
endmodule
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