一、写在前面

Modesim/Questasim是Mentor公司用来仿真VHDL/Verilog/Systemverilog的EDA工具，因其可以运行在Windows系统下，同时与各类FPGA的开发平台有较好的适配，所以是很多数字IC或FPGA初学者第一次接触到的仿真工具，但是简体中文互联网上对Modesim/Questasim的使用技巧的归类与整理不够详细，也不够准确，因此创作本前缀为【Modesim/Questasim】的系列文章，对此工具的使用技巧进行整理与归纳总结。

当然modesim/Questasim更多的是提供给FPGA/数字IC领域初学者的仿真工具，对于IC设计来说，真正工作环境使用到的更多的是VCS，也希望有志于从事数字IC领域工作的人员尽早地将环境转移到linux下的VCS上去进行熟悉

二、频率查看步骤

我们使用【数字IC】从零开始的UART设计中的波特率生成模块为例，这个模块按照设定的规则将全局时钟进行两次分频，我们希望可以在图形化的仿真窗口直观的看到分频后的新时钟频率。

2.1 正常的仿真波形窗口

2.2 增加与删除游标

2.3 对齐边沿

2.4 设置wave preference，打开频率显示选项

2.5 仿真窗口底部出现signal频率信息，本设计tx_clk的频率为96.154khz

三、其他Modesim/Questasim使用技巧

如何在仿真窗口查看信号频率

如何设置“tab”键缩进数量

如何去除仿真时的信号前缀

如何设置一个清爽的仿真窗口

如何使用delta cycle来观察相同边沿的先后顺序

如何使用Modesim查看状态机状态跳转

如何用命令行的形式进行仿真及do脚本的使用