Do simulations->netlist and run.
go to the result->irect plo->DC
6.layout
示意图是用来粗略地验证您的设计的。它们不考虑寄生电容等物理特性。通过示意图确定设计变量之后，您需要绘制布局。设计流程的布局非常类似的原理图之一，但它有额外的步骤，这是LVS检查。这是为了检查您的布局是否与原理图相同。因此，这一步非常重要。如果你的逻辑没有通过这一步，你可能会因此失去重要的信息。
建立版图
添加一个nmos实例
你可以修改晶体管的长度。
添加更多的例子：
pmos ptap ntap m1_ploy
如下图
shrft+f or ctrl+f:切换视角
画Metal
Create ->Shape ->Path
首先你应该选择metal1的LSW窗口1，默认宽度是0.3 也就是300nm.
run DRC
检查设计规则
Verify ->DRC
遇到电气错误，即使改错（这里不接介绍如何改错了）
添加引脚
原理图中我们有两个引脚，分别是input output 我们要给物理器件分配引脚 分别是gcc gnd input output
Create ->Pin
提取
布局就是一张图片。如果您需要使用布局运行模拟，您应该将其转换为其他格式。这是通过提取来完成的。这有点像编译代码。
run LVS
Verify ->LVS
运行spectre 仿真
按下图操作即可
