and 与门 
nand 与非门 
nor 或非门 
or 或门 
xor 异或门 
xnor 异或非门 
buf 缓冲器 
not 非门

<门的类型>[<驱动能力><延时>]<门实例1>[，<门实例2>，…<门实例n>];
/*门的类型是门声明语句所必需的，它可以是Verilog HDL语法规定的26种门类型中的任意一种。驱动能
力和延时是可选项，可根据不同的情况选不同的值或不选。门实例1是在本模块中引用的第一个这种类
型的门,而门实例n是引用的第n个这种类型的门。有关驱动能力的选项我们在以后的章节里再详细加以
介绍.最后我们用一个具体的例子来说明门类型的引用:
*/
nand #10 nd1(a,data,clock,clear);
//引用了一个与非门，名字叫nd1，输入为data,clock,clear,输出为a,输出与输入的延时为10个时间单位。
基本的程序结构:
module<模块名>（<端口列表>）
<定义>
<模块条目>
endmodule

module mux_2_to_1(a,b,out,outbar,sel);
  input a,b,sel;
  output out,outbar;
  assign out =sel?a:b;
  assign outbar =-out;
endmodule

module muxgate(a,b,out,outbar,sel);
  input a,b,sel;
  output out,outbar;
  wire out1,out2,selb;//定义内部三个连接点
  and a1(out1,a,sel);
  not i1(selb,sel);
  and a2(out,out1,out2);
  or o1(out,out1,out2);
  assign outbar =-out;
  endmodule

module flop(data,clock,clear,q,qb);
  input data,clock,clear;
  output q.qb;
  nand #10 nd1(a,data,clock,clear),
      nd2(b,ndata,clock),
      nd4(d,c,b,clear),
      nd5(e,c,nclock),
      nd6(f,d,nclock),
      nd8(qb,q,f,clear);
  nand #9 nd3(c,a,d),
     nd7(q,e,qb);
  not #10 ivl(ndata,data),
     iv2(nclock,clock);
endmodule
//综上，门级描述有点像结构描述。

1) flop f1op_d( d1, clk, clrb, q, qn); 
2) flop flop_d (.clock(clk),.q(q),.clear(clrb),.qb(qn),.data(d1));

module hardreg(d,clk,clrb,q);
input  clk,clrb;
input[3:0]  d;
output[3:0] q;
flop  f1(d[0],clk,clrb,q[0],),
   f2(d[1],clk,clrb,q[1],),
   f3(d[2],clk,clrb,q[2],),
   f4(d[3],clk,clrb,q[3],);
endmodule
/*在上面这个结构描述的模块中，hardreg定义了模块名；f1,f2,f3,f4分别为图5中的各个基本部件，而
其后面括号中的参数分别为图5中各基本部件的输入输出信号。请注意当f1到f4实例引用已编模块flop
时，由于不需要flop端口中的qb口，故在引用时把它省去，但逗号仍需要留着。 */

UDP模块的结构与一般模块类似，只是不用module而改用primitive关键词开始，不用endmodule而改用endprimitive关键词结束。
//例子：
primitive 元件名（输出端口名，输入端口名1，输入端口名2，…） 
  output 输出端口名; 
  input 输入端口名1, 输入端口名2，…; 
  reg 输出端口名;  
   initial 
    begin 
      输出端口寄存器或时序逻辑内部寄存器赋初值（0，1，或 X）； 
   end 
  table 
  //输入1 输入2 输入3 … : 输出 
  逻辑值 逻辑值 逻辑值 … : 逻辑值 ; 
  逻辑值 逻辑值 逻辑值 … : 逻辑值 ; 
  逻辑值 逻辑值 逻辑值 … : 逻辑值 ; 
  … … … … : … ; #怎么说这个table
  endtable 
endprimitive

下面的Verilog HDL行为描述模型用于产生时钟信号，以验证电路功能。其输出的仿真信号共有2个，分别是时钟clk、复位信号reset。初始状态时，clk置为低电平，reset为高电平。reset信号输出一个复位信号之后，维持在高电平。这一功能可利用下面的语句来实现：
module gen_clk ( clk, reset); 
  output clk; 
  output reset; 
  reg clk, reset; 
  initial 
  begin 
    reset = 1; //initial state 
    clk=0; 
    #3 reset = 0;  //仿真时刻延迟第3秒的时候reset被置为0
    #5 reset = 1; //仿真时刻延迟第5秒的时候reset被置为1
  end 
 always #5 clk = ~clk; //以后每隔5个时间单位，时钟就翻转一次，这一功能可利用下面的语句来实现：从而该模块所产生的时钟的周期为10个时间单位。
endmodule

用门级别描述D触发器
module flop(data,clock,clear,q,qb);
  input data,clock,clear;
  output q.qb;
  nand #10 nd1(a,data,clock,clear),
      nd2(b,ndata,clock),
      nd4(d,c,b,clear),
      nd5(e,c,nclock),
      nd6(f,d,nclock),
      nd8(qb,q,f,clear);
  nand #9 nd3(c,a,d),
     nd7(q,e,qb);
  not #10 ivl(ndata,data),
     iv2(nclock,clock);
endmodule
//引用上面已设计的模块flop，用它构成一个四位寄存器
module hardreg(d,clk,clrb,q);
input  clk,clrb;
input[3:0]  d;
output[3:0] q;
flop  f1(d[0],clk,clrb,q[0],),
   f2(d[1],clk,clrb,q[1],),
   f3(d[2],clk,clrb,q[2],),
   f4(d[3],clk,clrb,q[3],);
endmodule
/*我们再举一个简单的例子，即编制上面完成的设计（即hardreg模块）的测试文件。这个测试文件
不仅要包括时钟信号(clock)、数据(data[3:0])、清零信号(clearb)的变化，还需引用四位寄存器.(hardreg)模块，以观测各种组合信号输入到该四位寄存器(hardreg)模块后，它的输出(q[3:0])的变
化。这个测试文件完整的源程序如下： */
module hardreg_top; 
  reg clock, clearb; 
  reg [3:0] data；
  wire [3:0] qout; 
  `define stim #100 data=4'b //宏定义 stim,可使源程序简洁 
  event end_first_pass; //定义事件end_first_pass 
  hardreg reg_4bit (.d(data), .clk(clock), .clrb(clearb), .q(qout)); 
/********************************************************************************** 
把本模块中产生的测试信号data、clock、clearb输入实例reg_4bit以观察输出信号qout.实例
reg_4bit引用了hardreg 
**********************************************************************************/ 
initial 
begin 
clock = 0; 
clearb = 1; 
end 
always #50 clock = ~clock; 
always @(end_first_pass) 
clearb = ~clearb; 
always @(posedge clock) 
$display("at time %0d clearb= %b data= %d qout= %d", $time, clearb, data, qout); 
/***************************************************** 
 类似于C语言的 printf 语句，可打印不同时刻的信号值 
******************************************************/ 
initial 
begin 
repeat(2) //重复两次产生下面的data变化
begin 
data=4'b0000; 
`stim0001; 
/*************************************************************** 
 宏定义stim引用,等同于 #100 data=4'b0001；。注意引用时要用 `符号。 
****************************************************************/ 
`stim0010; 
`stim0011; 
`stim0100; 
`stim0101; 
. 
. 
. 
`stim1110; 
`stim1111; 
end 
#200 －> end_first_pass;
/*********************
************************** 
延迟200个单位时间，触发事件end_first_pass 
************************************************/ 
$finish; //结束仿真 
end 
endmodule