Wujian SoC 平台_FPGA 编译|学习笔记

简介: 快速学习 Wujian SoC 平台_FPGA 编译

开发者学堂课程【高校精品课-南京航空航天大学-数字集成电路设计技术:Wujian SoC 平台_FPGA 编译】学习笔记,与课程紧密联系,让用户快速学习知识。

课程地址:https://developer.aliyun.com/learning/course/14/detail/15888


Wujian SoC 平台_FPGA 编译

 

内容介绍

一、 平头哥 XC7A-FPGA 开发板简介

二、 建立工程

三、 运行工程

四、 改进

五、 生成比特流文件

六、 下载到 FPGA 上

七、 参考文献

 

一、 平头哥 XC7A-FPGA 开发板简介

平头哥开发的基于 Xilinx Artix-7系列 FPGA 的开发板主要用于平头哥中低端 CPU 核的验证和评估,板上集成了Xilinx Artix-7 XC7A200T FPGA 芯片

image.png

 

二、 建立工程

1. 打开 vivado,点击左侧的“create project”建立工程

image.png

2. 选“RTL Project”,随后跳过添加文件,点击 next

image.png

3. 选芯片型号

选择第四个,点击 next

image.png

4. 添加源文件

(1) 在 Add or Create Design Sources 界面选择 Add Directors

(2) 然后在工程结构下面选择目录 soc,然后点击 select

image.png

5. 文件修改

(1) 删除工程中的 wujian100_open_fpga_top.v,因为这个是用于仿真的顶层

(2) 在 Add or Create Design Sources 界面选择 Add Files

(3) 然后在工程结构下面选择目录 fpga,然后点击 wujian100_open_fpga_top.v

image.png

6. 修改头文件

添加文件之后可以看到如下界面,修改这四个文件为头文件 Verilog Header,点击 ok

image.png

7. 添加约束文件

(1) 在 Add or Create Constraints 界面选择 Add Files

(2) 然后在工程结构下面选择目录 fpga->XDC,然后点击 XC7A200T3B.xdc

image.png

8. 修改约束条件

打开 XC7A200T3B.xdc修改第33行这句,把_c 去掉即可

image.png

9. 添加时序约束文件

image.png

 

三、 运行工程

步骤1:综合

步骤2:实现

步骤3:比特流

最后就可以生成bit流文件

image.png

image.png

 

四、 改进

1. 综合实现完成之后,查看结果

image.png

2. 查看实现报告

image.png

3. 查看时序违例的具体路径

image.png

4. 查看违约具体情况

image.png

5. 查看违约路径的原理图

(1) 点击 path3.1,右键 schematic 可以查看

image.png

(2) 原理图界面:

image.png

6. 查看报告

image.png

 

五、 生成比特流文件

点击左下角 generate bitstream 按键就可以生成比特流的文件,点击 ok,生成成功。

image.png

生成比特流文件,保存到比特流的文件夹

image.png

 

六、 下载到 FPGA 上

有了比特流文件之后,就可以连接 FPGA 开发板,把比特流文件下载到 FPGA 上,这样设计的电路就真正实现在FPGA(硬件)上了,然后就可以在 FPGA 上运行、验证所设计的的电路。


七、 参考文献

wujian100_open 的 FPGA 实现——如何用 vivado 生成 wujian100_open 的比特流文件,https://occ.t-

head.cn/community/post/detail?spm=a2cl5.25410542.0.0.7fbd1f9cLukQvh&id=654091577878118400

相关文章
|
2月前
|
算法 异构计算 索引
m基于FPGA的Hamming汉明编译码verilog实现,包含testbench测试文件,不使用IP核
m基于FPGA的Hamming汉明编译码verilog实现,包含testbench测试文件,不使用IP核
83 1
|
2月前
|
算法 异构计算
m基于FPGA的RS+卷积级联编译码实现,RS用IP核实现,卷积用verilog实现,包含testbench测试文件
m基于FPGA的RS+卷积级联编译码实现,RS用IP核实现,卷积用verilog实现,包含testbench测试文件
32 0
|
2月前
|
存储 测试技术 开发工具
FPGA学习笔记
【5月更文挑战第13天】本文介绍了FPGA的基础知识,包括其构成(CLBs、IOBs、Interconnects和存储器块)和HDL编程(Verilog或VHDL)。文章强调了同步电路设计、时序约束和资源优化的重要性,并提供了代码示例展示如何实现LED闪烁和状态机设计。此外,还讨论了高级设计优化、软硬核CPU、高速接口设计以及功耗管理和验证技术。推荐使用Xilinx Vivado和Intel Quartus等工具,并鼓励读者通过动手实践来提升FPGA技能。
57 1
|
2月前
|
存储 资源调度 算法
m基于FPGA和IP核的RS编译码verilog实现,包含testbench测试文件
m基于FPGA和IP核的RS编译码verilog实现,包含testbench测试文件
65 1
|
存储 人工智能 算法
什么是 FPGA 异构计算|学习笔记
快速学习什么是 FPGA 异构计算
631 0
什么是 FPGA 异构计算|学习笔记
|
算法 异构计算
基于FPGA的HDB3编译码verilog实现,包括testbench
基于FPGA的HDB3编译码verilog实现,包括testbench
176 0
|
存储 算法 异构计算
基于FPGA的Hamming编译码verilog开发实现,包括testbench测试程序
基于FPGA的Hamming编译码verilog开发实现,包括testbench测试程序
196 0
|
算法 异构计算
基于FPGA的直接序列扩频通信verilog设计,包括汉明编译码,扩频解扩,同步模块以及testbench
基于FPGA的直接序列扩频通信verilog设计,包括汉明编译码,扩频解扩,同步模块以及testbench
281 0
基于FPGA的直接序列扩频通信verilog设计,包括汉明编译码,扩频解扩,同步模块以及testbench
|
网络协议 测试技术 芯片
基于ZYNQ+DSP平台Zynq7035/45 FPGA高速串行接口的千兆以太网UDP例程设计和使用说明
Xilinx XC7Z035/45-2FFG676I PL端高速串行接口的千兆以太网UDP例程设计和使用说明
基于ZYNQ+DSP平台Zynq7035/45 FPGA高速串行接口的千兆以太网UDP例程设计和使用说明
|
算法 异构计算
m在ISE平台下使用verilog开发基于FPGA的GMSK调制器
m在ISE平台下使用verilog开发基于FPGA的GMSK调制器
138 0
m在ISE平台下使用verilog开发基于FPGA的GMSK调制器

热门文章

最新文章