UCIe PHY 与 Adapter 的接口即 RDI 接口信号，之前 《FDI & RDI 接口信号释义》 简单介绍过，这里不在聊了。本篇博文介绍下 UCIe MAC 与 PHY 以及 PHY 与 PHY 之间的接口信号，如图 1 所示（不含 Power 信号），包括 MAC 与 PHY 接口及 PHY 与 PHY 之间的接口。

▲图 1：UCIe 物理层接口信号  注意：？符号表示对该信号是否存在表示存疑，或者文档没有明确提到该信号。

1. MAC 和 PHY 的接口信号

  UCIe 逻辑物理层与电气物理层之间的接口，可以认为 PCIe 是 MAC 和 PHY 之间的 PIPE 接口。

1.1 Sideband

 关于 MAC 和 PHY 之间的 Sideband 接口信号，UCIe 1.0 Spec 没有提到，也并未说明 Sideband Data 信号的并串转换是在 MAC 还是在 PHY 中做的，这事关 MAC 与 PHY 之间 Sideband Data 的信号位宽。笔者理解是在 PHY 部分做的。

 根据 UCIe PHY LSM 关于 SBINIT 状态的描述，对于先进封装的 UCIe，初始化 Sideband 时在 Clock Lane 及 Data Lane 上同时发送 Test Pattern，根据功能测试结果在常规 Lane 与 Redundant Lane 之间按照一定的优先级选择一种可用的 Sideband Clock/Data Lane 组合。即只有选择的过程，而无 Lane Repair 的过程。

1.2 Mainband

 UCIe MAC 与 PHY 之间的 Mainband 接口信号如图 2 所示。

▲图 2：UCIe Mainband 物理层接口信号

注意：？符号表示对该信号是否存在表示存疑，或者文档没有明确提到该信号。

1.2.1 命名规则

 命名规则如下：

   发送端的 Lane 以 T* 作为前缀，接收端以 R* 作为前缀。

   靠近逻辑物理层的 Lane 以 *_L 作为后缀，靠近电气物理层一侧的 Lane 以 *_P 作为后缀。

   Redundant Lane 在信号名之前带有 RD 字样。

1.2.2 接口信号

 Mainband 接口信号主要分 3 类，其中 Redundant 信号仅限先进封装的 UCIe。Tx 有的，Rx 也有。以 Tx 为例，UCIe MAC 与 PHY 之间的 Mainband 接口信号有：

   Clock & Track。跟 Clock 和 Track 相关的接口信号有 TCKN_L/P、TCKP_L/P、TTRK_L/P 及 TRDCK_L/P，分别为两个 Phase 的 Clock 信号、Clock Track 信号及 Redundant Clock 信号。

   Valid。包括 TVLD_L/P 及 TRDVLD_L/P，数据有效信号。

   Data。包括 TD_L/P 及 TRD_L/P。

 对于先进封装的 UCIe，Clock、Valid 的 Redundant Lane，在 MAC 层就做了 Redundant，但是 Data Lane 是否在 MAC 层就做了 Redundant 尚不明确，原因是 Spec 4.2 节没有提到 TRD_L 或 RRD_L。笔者认为是存在 TRD_L 及 RRD_L 的，因为 Lane ID 标号中提到了 TRD_L 及 RRD_L。无论如何，所有的 MAC 层面的 Logical Redundant Lane，除了在链路初始化及训练过程中测试 Lane 连通性时用到之外，在实际业务传输时并未用到。即便做了 Lane Repair，也只是将 MAC 层的 Logical Lane 映射到了 Physical Redundant Lane，没有走 Logical Redundant Lane。

2. PHY 与 PHY 的接口信号

 UCIe PHY 与 PHY 之间的接口信号同样分为 Sideband 及 Mainband，其中 Mainband 上的接口信号在图 1 中已有所表示，下图图 3 是 Sideband 的信号连接示意图。

▲图 3：UCIe Sideband 物理层接口信号

注意：？符号表示文档没有明确提到该信号名称及位宽

 标准封装与先进封装时 PHY 接口信号分别如表 1,2 所示。先进封装时，每根 Sideband 信号都有对应的 Redundant Lane。跟 Mainband 的 Redundant Lane Repair/Remap 不同，Sideband Redundant Lane 无需 Remap 或 Repair，常规 Sideband Lane 跟 Redundant Sideband Lane 是同时工作的。

在 PHY 初始化 SBINIT 状态时，发送端 TXCKSB、TXCKSBRD、TXDATASB 及 TXDATASBRD 同时发送 Clock 及 Clock Pattern，接收端 RXCKSB 会同时对 RXDATASB 和 RXDATASBRD 进行采样，RXCKSBRD 会同时对 RXDATASB 和 RXDATASBRD 进行采样，根据检测结果决定采用哪种 Sideband Lane 的组合。

 根据文档之前的描述，在先进封装中，Valid Lane 有一根 Redundant Lane，但在表 2 中未发现 Lane TXVLDRD 及 RXVLDRD，应该是漏写了。

2.1 Standard Package

▼表 1：Standard Package UCIe PHY 接口信号

2.2 Advanced Package

 ▼表 2：Advanced Package UCIe PHY 接口信号

参考

1. UCIe Spec r1.0, Chapter 4,5