【UCIe】FDI & RDI 接口信号释义

简介: 【UCIe】FDI & RDI 接口信号释义

1. 概述


       在 UCIe 分层结构中,FDI 是 UCIe Protocol Layer 与 D2D Adapter 之间的接口,RDI 是 D2D Adapter 与 Physical Layer 之间的接口。RDI 接口共有 32 个信号,FDI 接口共有 50 个信号。RDI 接口有的信号 FDI 接口中也一定有,但 FDI 接口有的信号 RDI 接口不一定有。


按照功能分类,FDI 及 RDI 接口信号大致分为以下几类:


  1.    Clock


  1.    Mainband 数据传输


  1.    Sideband 数据传输


  1.    Flow Control 相关信号


  1.    链路状态、功耗状态管理相关握手信号


  1.    错误上报信号


  1.    DLLP 数据传输(FDI 独有)


  1.    协商后的链路速率、宽度、协议及 Flit 格式上报(FDI 独有)




2. 信号列表


具体的信号列表如下表所示:


▼ 表 1:FDI 及 RDI 信号列表及其释义


image.png

image.png

image.png

image.png



注:


    ↓ :从上层到下层,对 FDI 为 Protocol Layer → D2D Adapter,对 RDI 为 D2D Adapter → Physical Layer。


    ↑ :从下层到上层,对 FDI 为 D2D Adapter → Protocol Layer,对 RDI 为 Physical Layer → D2D Adapter。


   FR:FDI 及 RDI 共有的信号。


   FO: FDI 独有的信号。




3. 参考


   UCIe Spec r1.0, Chapter 8



目录
相关文章
|
网络性能优化
【AXI】解读AXI协议的额外信号(QOS信号,REGION信号,与USER信号)
【AXI】解读AXI协议的额外信号(QOS信号,REGION信号,与USER信号)
【AXI】解读AXI协议的额外信号(QOS信号,REGION信号,与USER信号)
ZYNQ-AXI总线的信号接口要求以及时序关系
ZYNQ-AXI总线的信号接口要求以及时序关系
360 0
ZYNQ-AXI总线的信号接口要求以及时序关系
|
2月前
示例九、红外接收模块
示例九、红外接收模块
16 1
|
9月前
|
芯片
通讯电平转换电路中的经典设计
通讯电平转换电路中的经典设计
52 0
|
10月前
|
算法 异构计算
m基于FPGA的costas环载波同步verilog实现,包含testbench,可以修改频偏大小
m基于FPGA的costas环载波同步verilog实现,包含testbench,可以修改频偏大小
178 0
|
12月前
|
移动开发 算法 异构计算
m基于FPGA的64QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步
m基于FPGA的64QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步
260 1
|
10月前
电磁波定义、特性以及信道相关知识
电磁波定义、特性以及信道相关知识
121 1
|
12月前
|
算法 异构计算 Windows
m基于FPGA的DQPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步
m基于FPGA的DQPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步
282 1
|
12月前
|
算法 异构计算
m基于FPGA的256QAM调制信号产生模块verilog实现,包含testbench
m基于FPGA的256QAM调制信号产生模块verilog实现,包含testbench
273 0
|
12月前
|
算法 异构计算
m基于FPGA的1024QAM调制信号产生模块verilog实现,包含testbench
m基于FPGA的1024QAM调制信号产生模块verilog实现,包含testbench
344 0