UVM 仿真打印信息控制
-uvm_set_verbosity
本文只介绍如何在simv sim_opts中使用uvm_set_verbosity。
详见uvm源码: uvm/base/uvm_component.svh
格式：
simv +uvm_set_verbosity=<comp>,<id>,<verbosity>,<phase>,<offset>
使用举例：
+uvm_set_verbosity=uvm_test_top.env.amba_env*,UVM_NONE,time,0
