Split-Termination DCI（戴维宁等效终端到 VCCO/2）
一些 I/O 标准（例如 HSTL 和 SSTL）要求输入终端电阻 ® 连接到 VCCO/2 的 VTT 电压，见下图。
分体式终端 DCI 使用两个电阻值 (2R) 两倍的电阻器创建戴维南等效电路。 一个连接到 VCCO，另一个连接到地。 使用这种方法，分离端接 DCI 提供与 VCCO/2 等效的端接。2R 终端电阻由外部参考电阻器设置。 例如，要实现 50Ω 至 VCCO/2 的戴维南等效并联端接电路，需要在 VRN 和 VRP 引脚上使用 100Ω 外部精密电阻。 支持分离端接的 DCI 输入标准如下表所示。
下图说明了 7 系列设备中的分离式终端 DCI。
VRN/VRP 外部电阻设计移植指南
以前具有 DCI 的 Xilinx FPGA 系列使用稍微不同的电路来校准来自放置在 VRN 和 VRP 引脚上的外部参考电阻的分离终端阻抗。 Virtex-6 FPGA DCI 将分离端接电路的每个支路校准为外部电阻值的两倍。 例如，在具有 50Ω 到 VCCO/2 的目标并联终端的 Virtex-6 器件中，VRN 和 VRP 引脚上需要 50Ω 外部电阻器。
7 系列 FPGA DCI 校准分离端接电路的每个支路，使其直接等于外部电阻值。 例如，在具有 50Ω 到 VCCO/2 的目标并联终端的 7 系列器件中，VRN 和 VRP 引脚上需要 100Ω 外部电阻器。
在为受控阻抗 DCI 和分离端接 DCI 标准选择要在同一 I/O 组（或多个级联 DCI 组）中使用的 VRN 和 VRP 值时，考虑这一点尤为重要。
在具有用于 LVDCI_18 输出的 50Ω 目标受控阻抗驱动器和用于 HSTL_I_DCI_18 输入的 50Ω 目标分离终端接收器的 Virtex-6 FPGA 设计中，可以使用 VRN 和 VRP 引脚上的 50Ω 外部电阻器来实现。 将同样的设计移植到 7 系列 FPGA 不会改变 HSTL_I_DCI_18 I/O 标准； 但是，外部电阻器必须更改为 100Ω，并且受控阻抗驱动器更改为 LVDCI_DIV2_18 输出。 这个示例结果是等价的； 但是，电阻值和 I/O 标准都需要更改。 VRN 和 VRP 外部电阻器可以安全地使用 0.05W 或更高的额定功率。
DCI and 3-state DCI (T_DCI)
SSTL 和 HSTL I/O 标准的 I 类驱动程序版本仅支持单向信令； 它们只能分配给设计中的仅输入或仅输出引脚，而不是双向引脚。 I 类 SSTL 和 HSTL I/O 标准的 DCI 版本仅在输入（而非输出）上具有内部分离终端电阻。 支持双向和单向信令的 SSTL 和 HSTL I/O 标准的 II 类驱动程序版本； 它们可以分配给设计中的输入、输出或双向引脚。 II 类 SSTL 和 HSTL I/O 标准的 DCI 版本始终在输入、输出或双向引脚上存在内部分离终端电阻。下图说明了 7 系列器件内部具有分离终端的驱动程序。
当驱动时存在分离终端时，DCI 仅控制终端的阻抗，而不控制驱动器。 然而，许多应用都可以受益于在引脚驱动时关闭分离端接电阻器。 三态 DCI (T_DCI) 标准旨在通过在输出缓冲器驱动时关闭分离终端电阻器来满足这一要求，并在输出处于三态时打开分离终端电阻器（例如当 接收或处于空闲状态）。 T_DCI 标准只能分配给双向引脚。 对于单向输入引脚，可以分配标准的 DCI 版本。 对于单向输出引脚，可以分配非 DCI 或 DCI 版本。
具有始终存在的分离端接 DCI 电阻器的 I/O 标准下表所示。
仅在三态时具有分离端接 DCI 的 I/O 标准：
所有 7 系列设备 DCI I/O 标准：
要在 7 系列器件中正确使用 DCI：
- VCCO 管脚必须根据该 I/O bank 中的 IOSTANDARD 连接到适当的 VCCO 电压。
- 必须在软件中使用正确的 DCI I/O 缓冲器，方法是使用 IOSTANDARD 属性或 HDL 代码中的实例化。
- DCI 标准要求将外部参考电阻器连接到多用途引脚（VRN 和 VRP）。 需要时，这两个多用途管脚不能用作使用 DCI 的 I/O bank 中的通用 I/O，或级联 DCI 时的主 I/O bank 中的通用 I/O。引脚 VRN 必须通过其参考电阻上拉至 VCCO。 引脚 VRP 必须通过其参考电阻下拉至地。 在从 I/O bank 中级联 DCI 时，此要求有一个例外，因为 VRN 和 VRP 引脚可用作通用 I/O。
具有受控阻抗驱动器的 DCI 标准可用于仅输入信号。 对于这种情况，如果这些引脚是给定 I/O bank 中唯一使用 DCI 标准的引脚，则该 bank 不需要将外部参考电阻器连接到 VRP/VRN 引脚。 当这些基于 DCI 的 I/O 标准是 bank 中唯一的标准时，该 bank 中的 VRP 和 VRN 管脚可用作通用 I/O。
- VRP/VRN 上不需要参考电阻的 DCI 输入如下表所示。
应选择外部参考电阻器的值，以提供所需的输出驱动器阻抗或分路终端阻抗。 例如，当使用 LVDCI_15 时，要实现 50Ω 的输出驱动器阻抗，VRN 和 VRP 引脚上使用的外部参考电阻应各为 50Ω。 使用 SSTL15_T_DCI 时，要实现 50Ω Thevenin 等效端接 ® 到 VCCO/2，外部参考电阻应为 100Ω，即 (2R)。 Xilinx 要求在 VRP 和 VRN 引脚上使用完全相同的电阻值，以实现预期的 DCI 行为。
遵循 DCI I/O Bank规则：
- 使用 DCI 级联时，VREF 必须与同一 I/O bank 或一组 I/O bank 中的所有输入兼容。
- VCCO 必须与同一 I/O bank 中的所有输入和输出兼容。
- 分离端接、受控阻抗驱动器和具有半阻抗的受控阻抗驱动器可以共存于同一组中。
DCI Usage Examples
下图提供了说明使用 HSTL_I_DCI 和 HSTL_II_DCI I/O 标准的示例。
下图提供了说明使用 SSTL18_I_DCI 和 SSTL18_II_DCI I/O 标准的示例。
HR I/O Bank 中未校准的拆分终端 (IN_TERM)
HR I/O bank 有一个可选的片上分离终端特性，与 HP I/O bank 中的三态分离终端 DCI 特性非常相似。 与 HP 组中的三态分离端接 DCI 类似，HR 组中的选项使用两个目标电阻值两倍的内部电阻器创建戴维南等效电路。 一个电阻端接至 VCCO，另一个端接至地，为中点 VCCO/2 提供戴维南等效端接电路。 当输出缓冲器为三态时，输入端和双向引脚上始终存在端接。 然而，这种未经校准的分离式终端选项和三态分离式终端 DCI 之间的一个重要区别是，在使用 DCI 时，该功能不是校准到 VRN 和 VRP 引脚上的外部参考电阻，而是调用没有校准例程的内部电阻来校准补偿温度、过程或电压变化。 此选项的目标戴维南等效电阻值为 40Ω、50Ω 和 60Ω。
与 DCI 终端的另一个区别是如何在设计中调用这种未经校准的终端。 虽然通过将 T_DCI I/O 标准分配给 HP I/O bank 中的 I/O 管脚来调用三态分离终端 DCI 选项，但通过将 IN_TERM 约束分配给 I/O 管脚来调用未校准的分离终端选项 HR I/O bank 中的网络。这可以通过多种方式完成，包括在源 HDL 设计中、在 UCF、NCF 或 XCF 文件中，或在 PlanAhead软件中。
reference
- UG471
