forceclk00,130-repeat100表示强制clk从0时间单元开始，起始电平为0，结束电平为1，0电平保持时间为30个默认时间单元，周期为100个默认时间单元，占空比为70%。

forcedin16#40900000 从当前时刻起给din赋值16进制40900000；forcebus16#F @100ns 在100ns时刻给bus赋值16进制F；forceclr1100经历100个默认时间单元延迟后为clr赋值1；forceclr1,0100表示clr赋值1后，经历100个默认时间单元延迟后为clr赋值为0；

run100，表示运行100个默认时间单元；run2500ns，表示运行2500ns；run-all，表示运行全过程；run-continue，表示继续运行

forceclk00,130-repeat60-cancel1000，表示强制clk从0时间单元开始，直到1000个时间单元结束；

#打开现有工程projectopenC:/Users/jayash/Desktop/sim/ImageProcess#新建一个库vlibmy_lib#将其映射到workvmapmy_libwork#删除制定库vmap-delmy_lib#添加指定设计文件projectaddfilesrc/Verilog/test.v#编译工程内所有文件projectcompileall#编译指定verilog文件vlogsrc/Verilog/test.v#编译指定的vhdl文件，同时检查可综合性vcom–check_synthesissrc/video_cap.vhd##仿真work库下面的test_tb实例，同时调用220model_ver库，不再进行任何优化，仿真分辨率1ns。vsim–t1ns–L220model_ver–gui–novoptwork.test_tb#取消warning，例如‘x’，‘u’，‘z’信号的警告，对提高编译速度很有帮助setStdarithNoWarning1#查看objectViewobjects#查看局部变量Viewlocals#查看sourceViewsource#添加模块顶层所有信号到波形图addwave*#10进制无符号显示Radixusigned#16进制显示Radixhex#重新进行仿真Restart#开始仿真Run#仿真指定时间Run1ms#时钟激励50ns周期 占空比50%Force–repeat50clk00，125#指定信号置0Forcerst_n0#指定信号置1Forcerst_n1#指定信号赋值Forcedin_a123Forcedin_b39

也就是说，在modelsimGUI界面的Library选项卡里面创建子选项，这个子选项就叫做逻辑库，编译工程之后，得到一堆编译文件，这些文件名就放在这个逻辑库选项卡里面。但是编译得到的是实体文件，这些文件必须有一个目录存储，因此就需要把逻辑库映射到物理（文件夹）目录，也就是把那些得到的实体文件放在某一个文件夹目录（路径当中）这样，就可以在实际文件夹里面查看编译得到的文件内容，而不是单单从选项卡里面看到名字而已,注意，在映射之前，一定要先创建好对应的物理路径

代码意思是：在modelsim界面的library选项卡创建一个叫work的选项卡（逻辑库），编译之后得到的文件名称就在，相应的文件就放在./lib/work这个文件夹里面。当然逻辑库的名字不一定是work（modelsim默认是work就一般取做work），也可以是top_xxx,如果是top_xxx（vmapwork ./lib/work）在modelsim界面的library选项卡创建的选项卡名称就是top_xxx，但是编译之后得到的文件还是存放到./lib/work的路径文件夹中vmapwork ./work

主要是编译设计文件，测试文件，调用的IP核.v文件，相应的库文件，通配符./../xxx/*.v，要注意编译的顺序，注意，.v文件应该是放在设计或者仿真的文件里面，不要仿真逻辑库路‘’径里面，逻辑库路径在编译之后会自然得复制过来

vlog-workwork    ./x_tb.vvlog-workwork    ./RTL/select_test.v#或写成vlog    -work    work    ./RTL/*.v

vsim-voptargs=+accwork.tbwork.tb表示对work库中的tb进行仿真，实际相当于在界面操作时，展开work库，右键—>SimulatewithoutOptimization，启动仿真。

代码意思是：优化部分参数(-voptargs=+acc)，链接前面建立的work逻辑库，启动测试逻辑库(work)里面的x_tb文件

vlibworkvmapworkvlog"my_logic.v"vlog"tb_my_logic.v"vsim-t1ns-novoptwork.tb_my_logicrun-all

#退出当前仿真quit-simvlibworkvmapwork#编译设计文件和仿真文件。vlog"../Src.v"vlog"../Sim.v"#开始仿真（条件根据需要改变）vsim-t1ns-voptargs=+acc-novoptwork.tb#添加指定信号#添加顶层所有的信号# 打开波形窗口viewwaveviewstructure# 打开信号窗口viewsignals# 添加波形模板addwave-divider {波形名字}
addwavetb/*.mainclear#运行xxmsrun100us