时钟约束：

1、时钟

2、input delays

3、output delays

4、时序例外

一、时钟

1.输入时钟

   A.输入是CLK

   B.输入是差分

   C.G或者恢复时钟

2.PLL等衍生时钟

3.自己分频的时钟

二、input delays

1.系统同步

2.源同步（常用）数据和时钟一起从上游输送到FPGA

   A.SDR:

       a）看数据手册

       b）看示波器测量

   B.DDR

       a）中心对齐：示波器测量

       b）边沿对齐：示波器测量

3.有数据无时钟

三、input delays

1.系统同步

2.源同步

   A.SDR:

       a）看数据手册

       b）看示波器测量

   B.DDR

       a）中心对齐：示波器测量

       b）边沿对齐：示波器测量

四、时序例外

1.多周期路径

2.不需要检测的路径

   A.常量及伪常量

   B.互斥的时钟和路径：双向端口

   C.异步时钟

3.组合电路的延时