modulejianfaqi( RST,//复位端CLK,//时钟输入端Q,//计数输出端 ); inputRST; inputCLK; outputreg [2:0]Q; always( posedgeCLKornegedgeRST ) beginif (RST==0) Q<=3'b000;elseQ<=Q-1'b1;endendmodule
仿真的时序图：
FPGA-（任务01）设计一个三位二进制减法计数器
2022-10-13
108
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FPGA-（任务01）设计一个三位二进制减法计数器
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使用Verilog实现FPGA计数器功能
本人地大14级师兄，如果有学弟学妹搜到这个评论一个呗！
一、设计要求
编写VerilogHDL程序，实现如下功能：
利用开发板上的数码显示译码器设计一个十进制计数器，要求该计数器具有以下功能：
1.计数范围为0-20，计算到20时自动清零，计数间隔时间为1s；
2.具有按键异步/同步清零功能；
二、设计思路
1. 用一个时钟脉冲，分出两个频率，一个为计数频率，一个为扫描频率。
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