通用译码器

简介: 二——十进制译码器也称BCD译码器,它的功能是将输入的BCD码(4位二级制码)译成对应的10个十进制输出信号,因此也称4线——10线译码器。常用的二——十进制集成译码器型号有74LS42、T1042、T4042等。

一、什么是译码器?

译码就是编码的逆过程。译码器的作用是将某种代码的原意“翻译”出来,比如将编码器产生的二进制代码复原为一个特定的输出信号,以表示它的原意。


如图所示:

image.png

译码器有多个输入端和输出端。目前译码器主要由集成门电路构成,按其功能可分为通用译码器和显示译码器。


二、通用译码器

通用译码器常用的有二进制译码器、二——十进制译码器。


三、二进制译码器

1.定义


二进制译码器的功能是将二进制码按其原意翻译成相应的输出信号。按二进制译码器输入和输出的线数,二进制译码器可分为2线——4线译码器、3线——8线译码器和4线——16线译码器等。


如图所示:

image.png

它有2条输入线image.png,输入的是2位二进制代码(有4种输入信息:00、01、10、11)有4条输出线image.png


2.74LS138芯片


74LS138芯片是一种典型的二进制译码器,其实物和引脚排列如图所示:

image.png

它有3个输入端image.png和8个输出端image.png,输出为低电平有效。


其真值表如图所示:

image.png

其中,image.png为三个使能控制端。若三个使能控制端中有一个不满足上述条件,则译码器被封锁不工作,输出全为高电平。


四、二——十进制译码器

1.说明


二——十进制译码器也称BCD译码器,它的功能是将输入的BCD码(4位二级制码)译成对应的10个十进制输出信号,因此也称4线——10线译码器。常用的二——十进制集成译码器型号有74LS42、T1042、T4042等。


2.74LS42芯片


如图所示为二——十进制集成译码器74LS42的实物和引脚排列。

image.png

图中,image.png为BCD码的4个输入端,image.png为10条输出线,分别对应十进制数的0~9十个数码,输出为低电平有效。


由于4位二进制输入有16种组合状态,故74LS42芯片可以自动将其中的6种状态识别为伪码,即当输入为1010~1111时,输入均为1,译码器拒绝译出。


真值表见下图:

image.png

下篇文章我们继续讲解显示译码器~~~


目录
相关文章
|
10月前
|
算法 测试技术 开发工具
m基于FPGA的2ASK调制解调系统verilog实现,包含testbench测试文件
m基于FPGA的2ASK调制解调系统verilog实现,包含testbench测试文件
99 0
|
4月前
基于DSP的数字滤波器设计
基于DSP的数字滤波器设计
85 4
|
4月前
|
编解码 算法 异构计算
m基于CCSDS标准的LDPC编码器的FPGA实现,包含testbench,码长1024,码率0.5
在Vivado 2019.2中进行的LDPC码仿真展示了算法的良好效果。LDPC码是一种1962年由Gallager提出的稀疏校验矩阵线性分组码,利用Tanner图表示编码解码结构。CCSDS标准定义的LDPC(1024,512)码具有准循环结构,适用于空间通信,其编码通过填充信息比特和校验节点的线性组合实现。Verilog代码示例展示了TEST_encoder_top模块,用于控制LDPC编码过程,包括时钟、复位信号处理和中间数据读取。
49 1
|
4月前
|
算法 异构计算 Python
m基于FPGA的217卷积编码维特比译码verilog实现,包含testbench不使用IP核
该内容展示了使用Vivado 2019.2进行卷积编码和维特比译码的模拟。提供了编码、译码输出和RTL图的图片,以及Verilog实现的核心代码。卷积编码是一种前向纠错技术,基于生成多项式产生冗余数据;维特比译码利用动态规划恢复原始信息,最小化错误。Verilog程序包含了编码和译码模块,以及输入输出信号的时序操作。
79 0
|
移动开发 算法 异构计算
m基于FPGA的64QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步
m基于FPGA的64QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步
278 1
|
4月前
|
算法 关系型数据库 计算机视觉
基于FPGA的9/7整数小波变换和逆变换verilog实现,包含testbench
基于FPGA的9/7整数小波变换和逆变换verilog实现,包含testbench
|
10月前
|
存储 算法 测试技术
m基于FPGA的8ASK调制解调系统verilog实现,包含testbench测试文件
m基于FPGA的8ASK调制解调系统verilog实现,包含testbench测试文件
96 0
|
算法 异构计算 Windows
m基于FPGA的DQPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步
m基于FPGA的DQPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步
292 1
|
存储 缓存 算法
m基于FPGA的交织解交织系统verilog实现,包含testbench
m基于FPGA的交织解交织系统verilog实现,包含testbench
260 0
|
算法 异构计算
m基于FPGA的16QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步
m基于FPGA的16QAM调制解调通信系统verilog实现,包含testbench,不包含载波同步
357 0