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m基于FPGA的电子钟verilog实现,可设置闹钟,包含testbench测试文件
该文介绍了基于FPGA的电子钟设计，利用Vivado2019.2平台进行开发并展示测试结果。电子钟设计采用Verilog硬件描述语言，核心包括振荡器、分频器和计数器。时间显示为2个十进制格式，闹钟功能通过存储器和比较器实现，当当前时间等于设定时间时触发。文中给出了Verilog核心程序示例，展示了时钟信号、设置信号及输出的交互。
Zynq7020 使用 Video Processing Subsystem 实现图像缩放
1、前言
没玩过图像缩放都不好意思说自己玩儿过FPGA，这是CSDN某大佬说过的一句话，鄙人深信不疑。。。
目前市面上主流的FPGA图像缩放方案如下：1：Xilinx的HLS方案，该方案简单，易于实现，但只能用于Xilinx自家的FPGA；2：非纯Verilog方案，大部分代码使用Verilog实现，但中间的fifo或ram等使用了IP，导致移植性变差，难以在Xilinx、Altera和国产FPGA之间自由移植；3：纯Verilog方案；
本文使用Xilinx Zynq7000系列FPGA Zynq7020实现Video Processing Subsystem图像缩放，输入视频源采用O
m基于FPGA和IP核的RS编译码verilog实现,包含testbench测试文件
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基于FPGA的图像RGB转HLS实现,包含testbench和MATLAB辅助验证程序
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