编辑语：
芯片开放社区（OCC）面向开发者推出RISC-V系列内容，通过多角度、全方位解读RISC-V，系统性梳理总结相关理论知识，构建RISC-V知识图谱，促进开发者对RISC-V生态全貌的了解。
上期的【技术解码】中，我们对比介绍了提高RISC-V处理器数据并行性的技术，即Vector向量计算技术与SIMD技术。在处理器中，除了需要提高数据并行性，中断实时性也是考量处理器性能的重要指标。
因此，本期内容我们将为大家介绍CPU处理外部事件的中断技术，以丰富RISC-V系列内容中处理器技术主题的内容。
01 什么是中断
中断是CPU处理外部事件的一个重要技术。它能使CPU暂停正在执行的任务，转而处理中断请求，处理完成后返回断点，继续执行原来的任务。
02 中断与轮询的区别
在一个SoC中，外部设备与CPU的交互一般有两种手段：轮询和中断。
轮询是指CPU不断查询外设的状态寄存器，从而了解设备的状态，进行必要的操作。为了节约CPU资源，查询工作往往不是连续的，而是定时进行。轮询方式具有简单，易实现，易控制的优势，同时也存在浪费CPU和系统资源，无法及时感知设备状态变化的不足。
中断，顾名思义，就是打断正在进行的工作。中断不需要处理器轮询设备的状态，设备在自己发生状态改变时将主动发送一个中断请求给处理器，后者在接收到这一请求时，会暂停当前正在执行的任务，转而去处理外设的中断请求。
目前大多数SoC的外设都采用中断的方式与处理器进行沟通，本文将重点介绍与中断实时性相关的技术。
03 中断实时性的概念
中断实时性是指CPU响应中断的快慢程度，我们可以用中断响应时间来衡量它。CPU响应中断，可以分为以下几个步骤：
（1）完成当前指令的执行
（2）保护现场
（3）寻找中断入口
（4）执行中断处理程序
（5）中断返回并恢复现场
中断响应时间，就是从上述第(1)步开始，到第(4)步的第一条指令为止，所花费的时间。在很多系统，特别是实时系统中，必须尽量缩短中断响应时间，以提高中断的实时性。
04 提高中断实时性的技术
我们重点介绍两项技术，分别用来加速上述的第(1)步和第(4)步。
4.1 中断快速响应模式——加速完成当前指令
在通常情况下，CPU会在每条指令的“退休”阶段响应中断。所谓“退休”，是指一条指令已经完成了所有的操作，即将从流水线上退出。如果CPU执行了多周期指令或者执行延时不可预期指令，那么该条指令需要较长的时间才能到达“退休”阶段。此时的中断响应速度会受到极大影响，大幅降低系统的实时性。
在中断快速响应模式下，CPU无需等待指令退休，即可直接响应中断。这一机制可以打断较长执行延时的指令，从而提高中断响应的速度。
【例】玄铁R807实现了中断快速响应模式，软件可以通过控制寄存器打开/关闭此功能。 假设当前指令是一条Load指令，在没有cache或cache miss的情况下，CPU需要读取memory。受总线带宽和memory延时的影响，该指令的执行时间不确定。
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4.2 利用TCM——更快开始处理中断
TCM是Tightly Coupled Memory的缩写，意思是紧耦合Memory。所谓“紧耦合”，是指与CPU的流水线紧密结合。我们可以把TCM通俗地理解为“CPU身边的memory”。它可以像一般memory一样读写，同时不受总线带宽的影响，可以保证单周期访问。TCM用于存放对实时性有严格要求的指令和数据，当然也是加速中断处理的有力手段。
【例】玄铁I805和R807实现了TCM。下面对比一下使用TCM与否的差别。
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05 下期预告
有关中断实时性及处理技术，我们就介绍到这里。下期内容，我们将为大家介绍RISC-V的工具链，欢迎大家持续关注RISC-V系列内容。
