1.算法仿真效果
本文是之前写的文章
《基于FPGA的4ASK+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR》
的硬件测试版本。
在系统在仿真版本基础上增加了ila在线数据采集模块，vio在线SNR设置模块，数据源模块。
硬件ila测试结果如下：（完整代码运行后无水印）：
vio设置SNR=15db
vio设置SNR=10db
vio设置SNR=6db
硬件测试操作步骤可参考程序配套的操作视频。
2.算法涉及理论知识概要
在现代通信系统中，数字调制技术被广泛应用于无线通信、卫星通信以及有线通信等领域。其中，振幅键控（Amplitude Shift Keying, ASK）是一种简单的数字调制方式，通过改变载波信号的幅度来表示不同的数据位。四进制振幅键控（4-ASK）是ASK的一种扩展形式，它使用四个不同的幅度等级来传输两个比特的信息。
2.1 4-ASK调制解调
2.2 帧同步
在数字通信中，信息通常是以帧为单位进行组织和传输的。帧同步的目的是确定每一帧的起始位置，以便接收端能够正确地解调出每帧中的数据。
设发送的帧结构为：帧同步码 + 信息码元序列 。帧同步码是具有特定规律的码序列，用于接收端识别帧的起始。
帧同步的过程就是在接收序列中寻找与帧同步码匹配的位置，一旦找到匹配位置，就确定了帧的起始位置，后续的码元就可以按照帧结构进行正确的划分和处理。
3.Verilog核心程序
````timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 2025/02/13 00:30:49
// Design Name:
// Module Name: tops_hdw
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//
module tops_hdw(
input i_clk,
input i_rst,
output reg [3:0] led
);
//产生模拟测试数据
wire signed[1:0]o_msg;
signal signal_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.o_bits(o_msg)
);
//设置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (
.clk(i_clk), // input wire clk
.probe_out0(o_SNR) // output wire [7 : 0] probe_out0
);
wire signed[15:0]o_4ask;
wire signed[15:0]o_4ask_Rn;
wire signed[31:0]o_de_4askf;
wire [1:0]o_bits_data;//数据
wire [1:0]o_bits_head;//帧头
wire [7:0]o_peak;//帧头检测峰值
wire o_en_data;//数据使能
wire o_en_pn;//帧头使能
wire o_frame_start;//帧检测标记
wire signed[31:0]o_error_num;
wire signed[31:0]o_total_num;
wire [1:0]o_bits;
wire [1:0]o_rec2;
ASK4 uut(
.i_clk(i_clk),
.i_rst(~i_rst),
.i_bits(o_msg),
.i_SNR(o_SNR),
.o_4ask(o_4ask),
.o_4ask_Rn(o_4ask_Rn),
.o_de_4ask(),
.o_de_4askf(o_de_4askf),
.o_bits(o_bits),
.o_bits_data (o_bits_data),
.o_bits_head (o_bits_head),
.o_peak (o_peak),
.o_en_data (o_en_data),
.o_en_pn (o_en_pn),
.o_frame_start (o_frame_start),
.o_error_num (o_error_num),
.o_total_num (o_total_num),
.o_rec2 (o_rec2)
);
reg[9:0]cnt2;
always @(posedge i_clk or negedge i_rst)
begin
if(~i_rst)
begin
cnt2 <= 10'd0;
end
else begin
if(cnt2 == 31)
cnt2 <= 10'd0;
else
cnt2 <= cnt2+10'd1;
end
end
reg dat_clk;
reg dat_clk2;
always @(posedge i_clk or negedge i_rst)
begin
if(~i_rst)
begin
dat_clk <= 1'd0;
dat_clk2 <= 1'd0;
end
else begin
if(cnt2 == 8)
dat_clk <= 1'd1;
else
dat_clk <= 1'd0;
end
end
//ila篇内测试分析模块140
ila_0 ila_u (
.clk(i_clk), // input wire clk
.probe0({
o_msg,o_SNR,o_4ask[15:6],o_4ask_Rn[15:6],//30
o_de_4askf,//32
o_error_num[15:0],o_total_num[23:0],//40
//14
o_en_pn,
o_en_data,
o_peak,
o_bits_head,cnt2,dat_clk,
o_bits_data,o_rec2,o_bits
})
);
endmodule
```
