半导体存储电路知识点总结-1
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三、边沿触发器
边沿触发器英文 Edge Triggered。
只有在CLK的下降沿（或上升沿）时刻才对输入信号的状态响应， 而在此之前或之后输入状态的变化对触发器的次态没有影响。
1.特点
触发器的次态仅取决于时钟信号的上升沿（也称为正边沿）或下降沿（也称为负边沿）到达时输入的逻辑状态。而在以前和以后，输入信号的变化对触发器的输出状态没有影响，这一特点有效地提高了触发器的抗干扰能力，因而也提高了工作可靠性。
2.两个D触发器组成的边沿触发D触发器
3.CMOS边沿触发D触发器的典型电路
4.带有异步置位、复位端的CMOS边沿触发D触发器
四、脉冲触发的SR触发器
脉冲触发英文 Pulse trigger。
为了避免空翻现象，提高触发器工作的可靠性，希望在每个CLK 期间输出端的状态只改变一次，则在电平触发的触发器的基础上设计出脉冲触发的触发器。
分类
- 脉冲触发的SR触发器（主从SR触发器）
- 脉冲触发的JK触发器（主从JK触发器）
脉冲触发SR触发器（主从SR触发器）典型电路
图形符号
特性表
特点：
- 1.将输入信号与输出状态的更新分成了两步进行， 确保触发器的输出状态在一个时钟周期内只可能改变一次
- 2.通过电平触发方式接收输入信号
五、脉冲触发的JK触发器
主从JK触发器英文 Master-slave JK trigger。
为了解决主从SR触发器对输入信号的约束问题（即S=R=1时，输出也有确定的状态），研制了主从JK触发器。
多输入端的主从JK触发器
脉冲触发的动作特点
（1)触发器的翻转分两步动作。
- 第一步：当CLK以高电平为有效信号时，在CLK=1期间主触发器接收输入端 （S、R或J、K)的信号，被置成相应的状态，而从触发器不动
- 第二步：CLK下降沿到来时从触发器按照主触发器的状态翻转，所以Q、Q'端 状态的改变发生在CLK的下降沿。（若CLK以低电平为有效信号，则Q和Q'状态 的变化发生在CLK的上升沿。）
（2)因为主触发器本身是一个电平触发SR触发器，所以在CLK=1 的全部时间里输入信号都将对主触发器起控制作用。
半导体存储电路知识点总结-3
